今年上半年Intel Foundry宣布全面開啟OSAT模式之時，EMIB（Embedded Multi-die Interconnect Bridge）就是Intel Foundry面向客戶所推的重點技術(shù)。這種相對我們常聽到基于interposer的2.5D封裝方案有所不同的工藝，有機會在超越摩爾時代扮演越來越重要的角色。我們期望借著這篇文章來談?wù)凟MIB及更新后的EMIB-T工藝，為先進封裝技術(shù)愛好者們提供技術(shù)深挖和索引的可能性。

 

基于硅橋的2.5D先進封裝

2.5D/3D先進封裝作為后摩爾時代常被提起的技術(shù)方案，“超越摩爾”的技術(shù)背景相信是不需要多談的——而且民用芯片領(lǐng)域也已經(jīng)常見2.5D/3D先進封裝了，頗具代表性的是Intel酷睿Ultra處理器、蘋果Mx Ultra處理器。

2.5D/3D封裝方案的價值很明了：在monolithic單die已經(jīng)不足以塞下更多的晶體管和器件，且單die尺寸還受到光刻機reticle limit制造限制的情況下，將多片die基于先進封裝“縫合”或“堆疊”到一起就成為一個有效的方案。

從另一個角度來看，不同的die還能基于不同的前道工藝來制造：尤其某些組成部分并不需要采用尖端制造工藝的情況下，芯片制造的整體成本效益就顯現(xiàn)出來了。以上這兩點通常被認為是2.5D/3D先進封裝、chiplet技術(shù)的核心價值，也是在后摩爾時代，持續(xù)提升晶體管數(shù)量、算力和效率的途徑。

而從以前常說的MCP（multi-chip package）角度來看，MCP本身相比于不同子系統(tǒng)單獨出現(xiàn)在板子上的方案（比如CPU, GPU, 加速器, 存儲芯片等），節(jié)約了整個系統(tǒng)的占板面積；而2.5D/3D先進封裝又進一步提高了MCP的集成度，縮小封裝尺寸的同時，提高互聯(lián)密度和帶寬、降低了信號完整性損失以及能耗。

當然，不同的foundry與OSAT廠，對于先進封裝工藝的實施方案也存在差異。比較知名的像是臺積電的CoWoS，尤其是CoWoS-S：基于silicon interposer（硅中介，上圖中間）實現(xiàn)不同die之間的互聯(lián)；還有其他CoWoS類別，基于RDL和搭配了LSI的interposer。

而以Intel EMIB為代表的2.5D封裝方案則與此有所不同（上圖下方）。EMIB基于硅橋（silicon bridge）將不同的die連起來：如圖所示，兩片相鄰的die通過基板上的“開槽”硅橋區(qū)域?qū)崿F(xiàn)互聯(lián)。

隨著2.5D封裝逐漸走向普及，Intel近兩年宣傳EMIB技術(shù)的側(cè)重點在于其成本優(yōu)勢。畢竟需要覆蓋整個封裝的interposer中介層，大尺寸的interposer/RDL interposer成本還是很高的。而EMIB橋只是一小片硅。前幾個月的媒體會上，Intel Foundry提到一片晶圓就能造數(shù)千片這樣的小片硅，對晶圓的利用率極高。

這張PPT中對比了EMIB硅橋和Si/RDL interposer對一片晶圓的利用率。Intel的數(shù)據(jù)是EMIB硅橋達成90%的晶圓利用率，相較8倍于reticle limit的interposer（據(jù)說是加上了HBM die之后主流大型AI芯片的尺寸需求）僅有60%的晶圓利用率，EMIB顯然具備了相當充足的成本優(yōu)勢。這還沒有考慮到制造的良率問題。

當然硅橋方案也存在自己的問題，包括互聯(lián)密度并不算特別高，以及較差的走線靈活性；而且在實踐過程中，要解決芯片及封裝整體設(shè)計的熱與信號完整性等問題可能也并不簡單。

不過總的來說，作為一種相對低成本且性能也顯著優(yōu)于從基板走線方案的2.5D MCP——連接CPU, GPU, FPGA, IO模塊, 存儲die等，EMIB無疑是相當具備潛力的——尤其要考慮到，現(xiàn)在具備潛力的玻璃芯技術(shù)可能也有更大的機會在硅橋封裝方案中更早落地和應(yīng)用。

 

細看EMIB封裝的芯片

當然這種在die之間“搭橋”的方案并不只有EMIB一種，比如蘋果M2 Ultra也同樣基于硅橋，但采用的是臺積電的InFO-LSI方案——這也是一種典型代表。

參見2023年《微電子與電子封裝雜志（Journal of Microelectronics and Electronic Packaging）》的《State-of-the-Art in Chiplets Horizontal Communications》一文，其中還提到了IBM的DBHi，其他企業(yè)或機構(gòu)的fan-out EMC（環(huán)氧模塑料）橋方案（比如SPIL的FO-EB, ASE的sFOCoS等等），以及所謂的靈活橋（flexible bridge）。本文僅針對EMIB——它畢竟是一種實踐了量產(chǎn)且更為知名的技術(shù)，故而不會對其他類型、基于橋連接的2.5D封裝技術(shù)做展開。

Intel對于EMIB技術(shù)的最早實踐，就外部信息來看，應(yīng)該是可以追溯到2018年的酷睿8代Kaby Lake-G處理器的。今年初，我們也對這顆奇特的處理器做了簡單上手體驗。其奇特之處除了在于在整個封裝內(nèi)加上了一片來自AMD的GPU die，還在于GPU die的左側(cè)用上了4GB HBM2顯存。

Kaby Lake-G處理器

Lau, John. (2023). State-of-the-Art in Chiplets Horizontal Communications. Journal of Microelectronics and Electronic Packaging. 20.10.4071/001c.81977.

而GPU die與HBM存儲die之間的互聯(lián)，就用上了EMIB硅橋。上面這張圖給出了這兩片die連接的SEM剖面，其中就有EMIB硅橋的真容。

如前所述，EMIB die是嵌入到了封裝基板之中的。前兩年的不少技術(shù)文章都總結(jié)過，EMIB有幾大特點。其一是，如果應(yīng)用EMIB技術(shù)方案，則chiplet之上需要有兩種不同規(guī)格的bump（如下圖，C4與C2，其中較大的用于die-to-package連接，較小的則連接到EMIB橋），EMIB橋本身是不帶bump的；其二，橋嵌入在基板之中，并在基板表面層壓介電材料；最后，將chiplet鍵和到基板和橋上。

來源：Intel Foundry EMIB Workflow - Youtube

EMIB封裝涉及的制造流程主要有兩個大方向：（1）造EMIB橋；（2）造嵌入了EMIB的基板。

對于EMIB橋，首先需要在硅晶圓上構(gòu)建起RDL——這就要考驗我們常說的線寬線距了；后續(xù)將硅晶圓的非RDL一側(cè)，貼附到die貼合膜（die-attach film, DAF）上，最后把晶圓切割為一片片EMIB die（或EMIB橋）。

至于要打造嵌入了EMIB的基板，首先需要將剛剛切下來的EMIB die（帶DAF），放進基板腔體——也就是凹槽之中的銅箔之上——這里的銅箔（Cu foil）應(yīng)該是原基板的凹槽中就需要預先搞好的，如下圖所示。然后再在整個封裝基板之上，層壓一層介電薄膜層；并在這層薄膜上鉆孔，通過銅電鍍來填充這些孔（也就是via通孔），實現(xiàn)與EMIB接觸焊盤（contact pads）的電連接；當然，銅鍍層也用于基板的橫向連接。

隨后再在上面，層壓一層介電薄膜，再進行鉆孔、構(gòu)造via通孔，實現(xiàn)電連接。從圖中也不難看出，更小間距的用于C2 bump，更大的則面向C4 bump。如此一來，填充入EMIB die的有機封裝基板，也就準備好了迎接其上chiplet做后續(xù)的鍵和了。

研究paper認為EMIB技術(shù)本身的主要挑戰(zhàn)，一方面在于構(gòu)建帶腔體的有機層積封裝基板，腔體內(nèi)要裝硅橋，以及以對應(yīng)的溫度和壓力在其上層積另一層（滿足表面平整度要求），用于chiplet鍵和。

當然后續(xù)的鍵和操作，本身也有不少挑戰(zhàn)。此前Intel發(fā)表的paper提到過EMIB封裝工藝，鍵和chiplet的挑戰(zhàn)包括鍵和工藝、制造吞吐量、die翹曲、表面質(zhì)量、DAF材料設(shè)計、die轉(zhuǎn)移、via到die-pad覆蓋對其，以及集成工藝上的考量等。

不過2021年SemiWiki有關(guān)EMIB封裝技術(shù)的采訪中，Intel方面提到EMIB工藝就建立在標準封裝構(gòu)建流程之上，只不過增加了一些步驟來構(gòu)建EMIB所需的腔體。包括“橋放進腔體之中，基于粘合材料；再加上via鉆孔與電鍍的最終介電和金屬層積層”。

值得一提的是，可能在芯片設(shè)計和制造商需要在意的，還在于很多材料都提到的，如果考慮用EMIB封裝，則chiplet本身需要用到兩種不同的bump——即前文提到的C4和C2（如下圖），畢竟從嵌入了EMIB基板的剖面圖來看，就能看到兩種明確不同規(guī)格的via。

Intel方面也說本身是做了不少工程方面的努力定義兩種規(guī)格的bump——以“支持die貼合與via連接工藝”。“尤其包括需要關(guān)注bump高度控制和和焊料的量。”“我們與bump供應(yīng)商合作，成功實現(xiàn)了這種雙間距、雙結(jié)構(gòu)配置。此外MCP封裝中的每顆芯片都是單獨貼裝的，這意味著芯片上的焊點需要經(jīng)歷多次回流焊接步驟。我們也特別關(guān)注了bump所用的焊料。同時，我們開發(fā)了一種工藝，能夠在bump區(qū)域?qū)崿F(xiàn)無空隙的環(huán)氧樹脂填充（epoxy underfill）。”

這段話是在2021年的時候就說的，所以總體上“材料、bump、貼合工藝都進入了HVM大規(guī)模量產(chǎn)”。

 

一些關(guān)鍵參數(shù)

除了已知初代EMIB工藝的bump間距為55μm，上述這篇研究paper還給出了幾個關(guān)鍵數(shù)據(jù)，包括最小金屬L/S/H（線寬/線距/線厚）2/2/2μm，硅橋本身的尺寸從2x2mm到8x8mm，絕大部分情況下<5x5mm；另外就是介電層厚度2μm，層數(shù)≤4 RDLs。

SemiWiki的采訪中，Intel給出的官方信息基本也印證了這些數(shù)據(jù)。Intel當時提到EMIB互聯(lián)設(shè)計是在不同維度之間復雜權(quán)衡達成的，包括互聯(lián)密度、功耗、信號帶寬等。“對于每片die而言，這都意味著需要合理配置driver尺寸和receiver靈敏度。為了降低功耗，通常會采用unterminated receiver（僅電容負載）。”

“為了實現(xiàn)這些目標，EMIB的設(shè)計需要綜合考慮線寬線距、bump間距、通道長度、金屬厚度，以及金屬層之間的介電材料。此外，電信號的屏蔽設(shè)計（例如S1G1、S2G1、S3G1）也至關(guān)重要。”

上面這張圖展示了互聯(lián)密度設(shè)計的layout視圖，包括橋信號如何連接到相鄰die的多行bump上。表格里則有對應(yīng)的數(shù)據(jù)尺寸和關(guān)鍵參數(shù)。不過需要注意，文章給出這些數(shù)據(jù)的時間是2021年；而本文援引的paper（State-of-the-Art in Chiplets Horizontal Communications）發(fā)表于2023年，或許這些數(shù)據(jù)都略有滯后。

比如現(xiàn)在新版的EMIB已經(jīng)將bump間距縮減到了45μm。Intel也說EMIB會持續(xù)走向更高的互聯(lián)邊緣密度、更緊密的bump間距、線寬線距。

值得一提的是，有關(guān)封裝和走線的靈活性問題，Intel此前也提過：實際上也有各種不同的硅橋擺放選擇，包括各種不對稱die的互聯(lián)，乃至芯片相當不規(guī)則的layout支持，所以EMIB也具備了相當?shù)撵`活性——雖然從直覺來看，這種靈活性應(yīng)該還是不及基于interposer的方案。

另外，SemiWiki的文章里也給出了EMIB電氣特性的部分數(shù)據(jù)[1][2]，本文不再做探討。

 

剛剛進化到EMIB-T

前不久公布的EMIB-T技術(shù)，顯然就是EMIB的進化版了——特點是為之加入了TSV（硅過孔，所以EMIB-T的T就是指TSV），同時支持更小的bump間距。不過目前我們掌握到有關(guān)EMIB-T的技術(shù)細節(jié)仍然是不多的，故而只能就該技術(shù)做個大致的呈現(xiàn)。今年晚些時間據(jù)說還有更多技術(shù)細節(jié)信息會放出。

Tom's Hardware在報道中說，EMIB-T加強了供電效率，也提高了die-to-die的通信速度。“標準EMIB連接由于懸臂式的（cantilevered）供電路徑，存在壓降的問題。"——這句話主要應(yīng)該是說原本由于EMIB的存在，芯片供電路徑相對的比較繞。這里稱其為懸臂式的原因，應(yīng)該是電源需要繞著橋通過所謂“cantilevered traces”的路徑。

所以“EMIB-T引入TSV橋die（TSV bridge die），從封裝底部直接供電，實現(xiàn)了直接、低電阻路徑的供電，這對HBM4/4e的集成很重要。”因為HBM4/4e這樣的高速存儲，對供電必然有更高的要求。特別去談HBM4/4e的支持，顯然表現(xiàn)出Intel Foundry對EMIB-T技術(shù)在AI芯片及生態(tài)上的應(yīng)用是有巨大期待的。

另一方面，從外媒報道來看這些TSV也用于高速信號傳輸，提升die-to-die通信帶寬，“實現(xiàn)HBM4/4e內(nèi)存封裝集成，以及UCIe-A互聯(lián)，提升數(shù)據(jù)傳輸速率至32Gb/s或更高。”與此同時，由于相同路徑下做供電與信號路由會引入噪聲，Intel在硅橋中還集成了高性能MIM電容，以提升電穩(wěn)定性、抑制信號噪聲。

而且這次的EMIB-T也開始支持更大的芯片封裝尺寸（120x180mm），單封裝內(nèi)可有超過38個硅橋、12片reticle尺寸的die；工藝實施關(guān)鍵數(shù)據(jù)的更新，包括新一代EMIB將bump間距從此前的55μm，縮減到了45μm；據(jù)說EMIB-T也支持把這個值降低到45μm以下，可能“很快會達到35μm”，“25μm間距正在開發(fā)中”。

有關(guān)EMIB和EMIB-T，部分外媒還在文章里提過數(shù)據(jù)傳輸?shù)哪苄?shù)字：標準EMIB最低可達0.3pJ/bit（皮焦每比特），而EMIB-T則據(jù)說可達0.25pJ/bit。不過這個數(shù)字可能很大程度上與EMIB橋連接的chiplet類型、工藝、存儲標準等都有關(guān)系，所以在此僅供參考。

EDN在報道中說，包括三大EDA廠商在內(nèi)的芯片設(shè)計與測試工具企業(yè)，都與Intel Foundry就EMIB-T的封裝流程開發(fā)做了緊密協(xié)作，包括一些設(shè)計流程、分析與驗證方面的工作。顯然Intel Foundry在為自家后道封裝工藝開啟OSAT模式的問題上，還是比較認真的，每次開會都拉上EDA廠商做工具層面的支持自然是基本操作；實際在去年年中，Intel就宣布了EMIB得到行業(yè)標準設(shè)計與測試工具的支持。

其他有關(guān)EMIB還能與Intel的Foveros先進封裝技術(shù)結(jié)合，組成3.5D封裝、Co-EMIB之類的更多信息，本文就不談了。

感覺Intel Foundry提供先進封裝服務(wù)，對多foundry來源的不同die做封裝，在2018年的Kaby Lake-G上就已經(jīng)有經(jīng)驗了。要知道，除了EMIB封裝的早期應(yīng)用，這顆比較怪異的酷睿處理器之上的die分別就來自TSMC、Globalfoundires，和Intel自己。從這個角度來看，給fabless客戶提供其他前道制造工藝來源的先進封裝服務(wù)，是不是也挺順理成章的？

最后值得一提的是，在我們看來，Intel Foundry目前力推EMIB的原因，一方面是順應(yīng)AI時代的潮流，更多AI與HPC芯片制造都對EMIB這類封裝技術(shù)可能存在較大的市場需求——尤其新一代EMIB-T支持更高速的存儲規(guī)格，以及更多的die和更大的封裝尺寸，明顯就是朝著AI與HPC類芯片去的。

另一方面，此前的媒體會上，Intel Foundry除了說自己在封裝工藝、垂直整合能力等方面有著相當?shù)慕?jīng)驗，是特別談到其2.5D先進封裝有著>2倍于同業(yè)者（主要應(yīng)該就是TSMC）的充足產(chǎn)能——足以應(yīng)對未來還將持續(xù)擴大的AI芯片市場需求（如上圖）。不難想見，EMIB大概率會成為Intel Foundry后道封裝服務(wù)的重要營收來源。