3D NAND是什么？各個(gè)廠商的代表架構(gòu)又都是什么？
NAND的發(fā)展及用途
要說3D NAND，首先要搞清楚NAND是什么，NAND是非易失性閃存存儲器。而非易失性的意思，可以簡單理解為：即使日?；蛘咄蝗恍詳嚯姷那闆r下數(shù)據(jù)都不會貿(mào)然丟失，能夠?qū)崿F(xiàn)保持?jǐn)?shù)據(jù)存儲的功能，因而，它成為了SSD的一個(gè)重要特點(diǎn)。
NAND的用途相當(dāng)廣泛，如我們常用的USB、筆記本或者PC搭載的SSD、自動駕駛汽車的數(shù)據(jù)存儲系統(tǒng)所用到的部分存儲器等等，都可以見到NAND的身影。
而其實(shí)在3D NAND之前人們使用的是2D NAND。而隨著時(shí)代的不斷發(fā)展、人們需求的不斷增加，特別是對容量的需求越來越大，2D NAND已經(jīng)不能滿足人們的需求。也是基于這個(gè)原因，3D NAND才會應(yīng)運(yùn)而生。
那到底什么是3D NAND呢？
3D NAND的出現(xiàn)，正是為了突破2D NAND在容量上所受到的限制3D NAND的架構(gòu)能在不破壞數(shù)據(jù)完整性的情況下，可以比2D NAND擴(kuò)展到更高的密度，從而使得可存儲容量有效增加。
3D NAND與2D NAND的最大區(qū)別在于，2D NAND是平面架構(gòu)，3D NAND則是立體的。3D NAND使用多層垂直堆疊，將傳統(tǒng)平面結(jié)構(gòu)的NAND閃存堆疊起來，以節(jié)省空間，類似于一層一層搭建的垂直摩天大樓。
水平層的存儲器單元被層層堆疊，通過微小的垂直通道進(jìn)行連接，隨著層數(shù)疊加來進(jìn)行量化。以更穩(wěn)定的可靠性增加單位面積上所承載的存儲容量，以實(shí)現(xiàn)更高密度、更低功耗，更好的耐用性、還有更快的讀寫速度。
目前主流的存儲芯片制造商均在競相通過增加3D NAND垂直門數(shù)，以此來提高存儲密度。他們已經(jīng)規(guī)劃了下一代3D NAND產(chǎn)品，包括232層/238層，甚至更大到4xx層甚至8xx層。雖說都在蓋樓，但是各家蓋樓所采用的架構(gòu)卻有所不同。
架構(gòu)一：V-NAND，代表廠商：三星
2013年，三星率先推出了V-NAND閃存，其中的V代表Vertical，垂直的意思，這是一種通過垂直堆疊3D空間中的穿孔連接其單元層的解決方案。三星是世界上第一家開發(fā)和商業(yè)化3D內(nèi)存解決方案的公司，也為存儲器行業(yè)創(chuàng)造了全新的范例。
2013年，三星所開發(fā)的第一個(gè) V-NAND閃存僅有24層，目前三星的V-NAND已經(jīng)發(fā)展到第八代，它共有200多層。2022年11月7日，三星宣布已開始量產(chǎn)具有200層以上的第八代1 TB的3D NAND (V-NAND)，并計(jì)劃根據(jù)消費(fèi)者需求將其推向市場。 而且三星的目標(biāo)是到2030年實(shí)現(xiàn)1000層。V-NAND閃存不斷發(fā)展，每一代新的V-NAND都帶來了顯著的性能提升，以及更低的功耗。
在此，值得一提的是，在V-NAND 128層以前，三星的V-NAND采用的是單層蝕刻技術(shù)，它通過圓柱形通道連接電池，能夠一次堆疊超過100層，并通過10億多個(gè)孔互連。除了其創(chuàng)新的結(jié)構(gòu)，V-NAND還采用了電荷陷阱閃存 (CTF) 技術(shù)來消除單元間干擾。通過在電池中引入非導(dǎo)電的氮化硅層，CTF技術(shù)使V-NAND技術(shù)免受電荷泄漏和數(shù)據(jù)損壞的影響。憑借著這一超高縱橫比 (UHAR) 孔蝕刻支持的單層技術(shù)，三星一直主導(dǎo)著128層的3D NAND。
但是單次刻蝕最多也就到128層，因此，在 128 層設(shè)備之外，許多競爭對手采用的都是雙層方法，例如美光將兩個(gè)88層的結(jié)構(gòu)相互堆疊，從而形成一個(gè)176層的器件；英特爾的144L 3D QLC設(shè)計(jì)已經(jīng)轉(zhuǎn)向了3層堆棧：48 + 48 + 48層，這種方法更容易實(shí)施。層數(shù)越少，執(zhí)行HAR蝕刻步驟就越容易。
到了第七代512Gb 176層的TLC芯片，三星開始采用COP（Cell-on-Periphery）結(jié)構(gòu)，后續(xù)1Tb 238L TLC產(chǎn)品將是第二代COP TCAT V8 V-NAND。COP結(jié)構(gòu)的存儲單元陣列區(qū)域位于外圍設(shè)備上方，但COP結(jié)構(gòu)還是有部分外圍設(shè)備仍位于單元外部，這意味著必須減少單元陣列以及單元陣列下方和旁邊的外圍區(qū)域，來減小芯片尺寸。
架構(gòu)二：CuA，代表廠商：美光/英特爾
美光從第一代32層3D NAND就開始采用這種在芯片的外圍邏輯上構(gòu)建其3D NAND陣列的方法，美光將之稱為是CuA（CMOS-under-array）。該架構(gòu)為容量增長、密度、性能和成本改進(jìn)提供了一種擴(kuò)展方法。將NAND的位單元陣列堆疊成更多層，每平方毫米硅片提供更多bit，從而實(shí)現(xiàn)更高的密度和更低的每bit成本。
2022年7月下旬，美光宣布了其232層3D NAND，據(jù)美光稱，此232層的3D NAND實(shí)現(xiàn)每平方毫米最高的TLC密度(14.6 Gb/mm2)。面密度比同類TLC產(chǎn)品高35%到100%。據(jù)美光的信息，該3D NAND設(shè)備分成六個(gè)平面（當(dāng)今市場上的許多NAND設(shè)備只有兩個(gè)平面，也有的前沿設(shè)計(jì)采用四個(gè)平面分區(qū)來通道命令和數(shù)據(jù)流），以實(shí)現(xiàn)更高的并行度，從而提高性能。在每個(gè)芯片的基礎(chǔ)上，增加的并行性通過支持可以同時(shí)向 NAND 設(shè)備發(fā)出更多的讀寫命令，提高了順序和隨機(jī)訪問的讀寫性能。就像高速公路一樣，車道越多，擁堵越少，通過給定區(qū)域的交通流量就越大。目前美光的232 層 NAND已出貨。
英特爾和美光此前研發(fā)了FG CuA 3D NAND，在此科普一下，NAND閃存的存儲單元技術(shù)大致分為浮柵（FG）技術(shù)和電荷陷阱（CT）技術(shù)。FG技術(shù)存儲單元有一個(gè)柵極（浮動?xùn)艠O），它在單元晶體管的控制柵極和溝道之間電浮動，通過向浮動?xùn)艠O注入電荷（改變單元晶體管的閾值）來寫入數(shù)據(jù)。
此前的2D NAND閃存所使用主流技術(shù)正是FG技術(shù)，不過隨著NAND閃存技術(shù)從2D走向3D，除了英特爾-美光聯(lián)盟外，各大廠商都放棄了FG技術(shù)，轉(zhuǎn)而采用CT技術(shù)，如上文中提到的三星。采用CT技術(shù)的主要原因是CT技術(shù)在制造通孔存儲器時(shí)比FG技術(shù)簡單。而FG 技術(shù)因其卓越的數(shù)據(jù)保留特性、高溫特性和優(yōu)于CT技術(shù)的可控性而受到高度評價(jià)。
英特爾-美光聯(lián)盟開發(fā)的3D NAND閃存技術(shù)共有三代，第一代是結(jié)合了32層內(nèi)存通孔和TLC（3bit/cell）型多級內(nèi)存的硅die，內(nèi)存容量為384Gbit。第二代全面引入了CuA技術(shù),將層數(shù)增加一倍至64 層（2個(gè)32 層堆疊）的硅芯片，并與 TLC 和 QLC（4 bit/cell）多級存儲器技術(shù)相結(jié)合實(shí)現(xiàn)了商業(yè)化。第三代達(dá)到96層（2個(gè)48 層堆疊），存儲容量與二代持平，硅面積減少至76%左右。
Intel 第四代的144層轉(zhuǎn)向自研，該NAND string首次在source和bitline之間由三層（upper deck，middle deck，lower deck和48L）組成，并為TLC和QLC設(shè)備保留了FG CuA結(jié)構(gòu)。每個(gè)deck都可以分配給 QLC 或 SLC 塊的任意組合，以充分受益于英特爾在存儲系統(tǒng)中的新的block-by-deck概念。
不過英特爾已經(jīng)退出了3D NAND市場，以90億美元的價(jià)格將該業(yè)務(wù)出售給了SK海力士。
架構(gòu)三：BiCS，代表廠商：鎧俠/WD/SK海力士
鎧俠（Kioxia）和西部數(shù)據(jù)（WD）正在聯(lián)合開發(fā)名為 BiCS Flash的3D NAND。鎧俠的前身是東芝，如開頭所述，東芝是世界上第一個(gè)發(fā)明閃存（1987年）并且提出3D NAND技術(shù)的公司。早在Kioxia還是東芝的時(shí)候，就與SanDisk建立了閃存合作伙伴關(guān)系，后來西部數(shù)據(jù)收購了SanDisk，東芝成為了Kioxia，兩家便成立了合資企業(yè)Flash Ventures（FV），成為合作伙伴。FV由WD / Kioxia各擁有50/50的份額，晶圓產(chǎn)能也被分成50/50的份額。
KIOXIA于2007年在學(xué)術(shù)會議上提出了BiCS FLASH?“批處理技術(shù)”的概念。據(jù)鎧俠對BiCS FLASH?“批處理技術(shù)”的解釋是：在BiCS FLASH?中，有一個(gè)板狀電極作為控制柵(下圖中的綠色板)和絕緣體交替堆疊，然后垂直于表面同時(shí)打開(沖孔)大量的孔。接下來，在板狀電極中打開的孔的內(nèi)部部分填充(堵塞)電荷存儲膜(粉紅色部分)和柱狀電極(灰色部分為柱狀結(jié)構(gòu))。在此條件下，板狀電極與柱狀電極的交點(diǎn)為一個(gè)存儲單元。在BiCS FLASH?存儲單元中，電子在穿過柱中心的電極（灰色結(jié)構(gòu)）和電荷存儲膜（粉紅色）之間交換。這樣，存儲單元不是一層一層地堆疊起來，而是先堆疊板狀電極，然后在它們之間開一個(gè)孔，連接電極，這樣就形成了所有層的存儲單元一次性降低制造成本。
2015年鎧俠&西部數(shù)據(jù)推出了48層BiCS 3D NAND ，2017年為64層，2018年為96層，2020年達(dá)到112層。2021年，鎧俠和西部數(shù)據(jù)宣布了他們的第六代 BiCS 3D NAND 技術(shù)，該技術(shù)有162層，這也是采用CuA概念的第一款產(chǎn)品。西部數(shù)據(jù)透露的路線圖中顯示，下一代“BiCS+”將在2023 年底推出，層數(shù)應(yīng)增加到200多個(gè)。
作為全球最主要的NAND閃存公司之一，SK海力士是最后一家開發(fā)3D NAND閃存技術(shù)的公司。據(jù)Tech insights的分析，從2015年到2019年，SK Hynix陸續(xù)開發(fā)了四種類型的存儲單元陣列：2015年至2016年開發(fā)的首個(gè)存儲單元陣列采用類似于Kioxia開發(fā)的稱為“ SP-BiCS”的單元陣列“ P-BiCS”的結(jié)構(gòu)，似乎是32層；2017年其又開發(fā)了存儲單元陣列的改進(jìn)版本—“ DP-BiCS Gen1”，估計(jì)為48層；2018年，SK海力士開發(fā)了一種名為“ DP-BiCS Gen2”的存儲單元陣列，該陣列具有將存儲堆棧分為兩個(gè)“層”（也稱為“甲板”）的結(jié)構(gòu)，估計(jì)為72層。
架構(gòu)四：4D PUC，代表廠商：SK海力士
2018年11月，從第四代96層3D NAND開始，SK海力士推出了新的命名法——4D PUC（Periphery Under Cell），PUC是一種將外圍電路重新定位到電池底部的技術(shù)，如下圖所示。盡管有這個(gè)名字，該公司并沒有在四維空間中創(chuàng)建產(chǎn)品，“4”這個(gè)數(shù)字所代表的其實(shí)是一種先進(jìn)性（而不是指進(jìn)入第四維度）。它是3D架構(gòu)變體的商品名，首批所謂的4D NAND設(shè)備提升了CTF（電荷擷取閃存）NAND陣列下的外圍電路，從而在芯片上節(jié)省更多空間，并進(jìn)一步降低生產(chǎn)成本。按照SK海力士的說法，與3D相比，4D 產(chǎn)品單位單元面積更小，生產(chǎn)效率更高。
98層之后，SK海力士陸續(xù)開發(fā)出128層、176層3D NAND。2022年8月，SK海力士宣布已開發(fā)出世界最高238層4D NAND閃存，也是尺寸最小的NAND，預(yù)計(jì)2023年上半年開始量產(chǎn)。SK 海力士目前的4D NAND技術(shù)現(xiàn)已被公認(rèn)為行業(yè)標(biāo)準(zhǔn)。
PUC架構(gòu)使得4D NAND允許在固定區(qū)域內(nèi)實(shí)現(xiàn)高密度，減小了芯片尺寸，但缺點(diǎn)是堆疊技術(shù)可能在未來達(dá)到極限。SK海力士計(jì)劃以多站點(diǎn)電池（MSC）為核心來克服這一障礙，通過微制造將現(xiàn)有電池分成兩個(gè)較小的電池來存儲數(shù)據(jù)，減少電池堆疊的數(shù)量，同時(shí)水平擴(kuò)展電池密度，這也是SK海力士 4D 2.0的技術(shù)概念的核心要素之一。
架構(gòu)五：Xtacking，代表廠商：長江存儲
3D閃存中除了存儲陣列之外這些外圍電路會占據(jù)相當(dāng)大的芯片面積，可以看出，上述這些存儲廠商所采用的架構(gòu)大多是是將外圍電路放到存儲單元下方。而長江存儲所采取的是與其他公司完全不同的方法——Xtacking。
Xtacking技術(shù)是把存儲陣列和外圍電路分開來做，分別在兩個(gè)獨(dú)立晶圓上加工，雖然NAND閃存不適合用更先進(jìn)的制程來加工，但是外圍的電路卻可以。兩部分選用合適的工藝節(jié)點(diǎn)完成后，完成的內(nèi)存陣列晶圓通過數(shù)十億個(gè)垂直互連通道(VIAs)連接到外圍晶圓。如下圖所示，將外圍電路位于內(nèi)存之上，然后通過銅混合鍵合技術(shù)堆疊并連接它們，可實(shí)現(xiàn)更高的位密度。但是這種粘合技術(shù)仍然很昂貴。
總結(jié)
迄今為止，主流的3D NAND架構(gòu)大抵有以上這五種：V-NAND、BiCS、CuA（COP）、4D PUC和Xtacking。然而就像蓋高樓大廈一樣，簡單的堆層數(shù)不是最終目的，高樓不僅要高，還要保證可以通過安全高效的電梯輕松抵達(dá)，即每個(gè)存儲芯片內(nèi)部的V-NAND能否以更快、更高效、更省電的方式繼續(xù)上升？這就非常考驗(yàn)各家的本領(lǐng)。隨著NAND技術(shù)的進(jìn)步，局限性也將浮出水面。
