隨著先進(jìn)工藝逼近物理極限，高昂的研發(fā)費(fèi)用和生產(chǎn)成本，導(dǎo)致芯片的性能提升無法持續(xù)等比例延續(xù)，先進(jìn)封裝以及Chiplet（芯粒）正在掀起后摩爾時(shí)代的新一輪半導(dǎo)體技術(shù)演進(jìn)。英特爾、臺(tái)積電等半導(dǎo)體龍頭，日月光、長電科技、通富微電等封測大廠，都將Chiplet作為未來的主攻方向。

換道行駛，續(xù)命摩爾定律

一直以來，頭部廠商通過不斷提升制程工藝和擴(kuò)大芯片面積推出算力更高的芯片產(chǎn)品。雖然GPU、CPU＋FPGA等芯片已經(jīng)對(duì)現(xiàn)有模型構(gòu)成底層算力支撐，在應(yīng)對(duì)生成式AI及大模型對(duì)算力基礎(chǔ)設(shè)施提出的新要求，都多少顯得有些捉襟見肘。

伴隨著摩爾定律逼近物理極限，制程升級(jí)和芯片面積擴(kuò)大帶來的收益邊際遞減，架構(gòu)創(chuàng)新或成為提升芯片算力另辟蹊徑的選擇。

Chiplet及先進(jìn)封裝方案能夠彌補(bǔ)先進(jìn)制程落后的劣勢(shì)，通過將來自不同生產(chǎn)廠商、不同制程工藝的芯片組件“混搭”，降低實(shí)現(xiàn)目標(biāo)性能所需的成本。研究數(shù)據(jù)顯示，當(dāng)5nm芯片的面積達(dá)到200㎜2以上，采用5Chiplet方案成本將低于單顆SoC，并將大幅降低因面積增加帶來的良率損失。

除了成本和良率端的優(yōu)勢(shì)，Chiplet技術(shù)帶來高速的Die to Die互連，使多顆計(jì)算芯粒得以集成在一顆芯片中，實(shí)現(xiàn)算力的大幅提升。

臺(tái)積電是Chiplet工藝的領(lǐng)軍者，目前其技術(shù)平臺(tái)下有CoWoS、InFO、SoIC三種封裝工藝。其中，早在2016年英偉達(dá)Tesla P100 AI數(shù)據(jù)中心GPU就已經(jīng)應(yīng)用CoWoS工藝，AMD的最新GPU、CPU也廣泛采用了該工藝。此外，三星、Intel等龍頭廠商亦推出了各自用于Chiplet的封裝技術(shù)，如三星I-Cube（2.5D封裝），X-Cube（3D封裝），英特爾EMIB（2.5D封裝），英特爾Foveros（3D封裝）。

不止在國際，近幾年Chiplet在中國大陸也非常火爆，特別是美國開始打壓中國半導(dǎo)體業(yè)以來。Chiplet既能減少先進(jìn)制程用量，同時(shí)又能帶來先進(jìn)制程的好處，這為國內(nèi)芯片企業(yè)提供“換道行駛”的機(jī)會(huì)。


先進(jìn)制程和先進(jìn)封裝，孰更顯著？

在提升芯片性能方面，先進(jìn)制程路線是通過縮小單個(gè)晶體管特征尺寸，在同等芯片面積(Die size)水平下，提升晶體管集成度（同等設(shè)計(jì)框架，芯片性能/算力與晶體管數(shù)目正相關(guān)）；而先進(jìn)封裝并不能改變單個(gè)晶體管尺寸，只能從系統(tǒng)效率提升的角度，一是讓CPU更靠近Memory，讓“算”更靠近“存”，提升每一次計(jì)算的算存效率。二是讓單個(gè)芯片封裝內(nèi)集成更多的元件：信號(hào)傳輸速度排序，Wafer > IC substrate > PCB，元件在芯片內(nèi)部的通訊效率比在板級(jí)上更高，從系統(tǒng)層面提升芯片性能。

在芯片輕薄化方面，在不犧牲芯片整體性能的前提下，先進(jìn)制程能夠在算力和晶體管數(shù)目不變時(shí)，通過縮小單個(gè)晶體管特征尺寸，實(shí)現(xiàn)芯片面積(Die size)縮小；而先進(jìn)封裝，因?yàn)榉庋b對(duì)晶體管尺寸無微縮的能力，只能通過更精細(xì)的材料、更致密的結(jié)構(gòu)來實(shí)現(xiàn)輕薄化。比如，手機(jī)AP處理器的封裝多采用FCCSP的封裝形式，其結(jié)構(gòu)包括一個(gè)CSP載板，而Fanout（TSMC與APPLE公司合作，APPLE公司的A系列芯片多采用InFO技術(shù)封裝，即Fannout）封裝，取消了CSP載板（CSP載板約0.3 mm厚度），封裝后的芯片更輕薄，對(duì)整機(jī)（手機(jī)）結(jié)構(gòu)空間余量有重要提升。

在高性能和輕薄化兩個(gè)方向上，先進(jìn)制程可以做到兼顧，而先進(jìn)封裝則有取舍。比如，APPLE的A系列芯片，從A10升級(jí)到A11時(shí)，由16 nm工藝提升至10 nm工藝，芯片面積從125 mm2減小至88 mm2，而晶體管集成數(shù)則由33億顆增加至43億顆；A系列芯片從A13升級(jí)到A14時(shí)，晶圓工藝從7nm升級(jí)到5nm，芯片面積從98 mm2減小至88 mm2，而晶體管集成數(shù)則由85億顆增加至118億顆，做到了性能提升和輕薄化的兼顧。而先進(jìn)封裝，要做到芯片性能提升，因?yàn)榉庋b對(duì)晶體管尺寸微縮沒有效果，提升性能一是增加芯片內(nèi)部各元件的協(xié)作效率，二是往一個(gè)系統(tǒng)中堆疊更多的元件（本質(zhì)上也是提升了系統(tǒng)內(nèi)的晶體管數(shù)據(jù)），代價(jià)就是系統(tǒng)體積、面積更為龐大，即先進(jìn)封裝提升性能的代價(jià)是犧牲輕薄，實(shí)現(xiàn)輕薄的代價(jià)是犧牲性能的提升。

在技術(shù)可獲得的前提下，提升芯片性能，先進(jìn)制程升級(jí)是首選，先進(jìn)封裝則錦上添花。通常我們可以見到的是，高性能、大算力的芯片，會(huì)考慮上先進(jìn)封裝（2.5D、CoWoS等），但這些大算力芯片往往也同時(shí)采用的先進(jìn)制程工藝，也就是說，先進(jìn)封裝/Chiplet應(yīng)用通常只出現(xiàn)在頂級(jí)的旗艦芯片的封裝方案選擇中，并不是一個(gè)普適性的大規(guī)模應(yīng)用方案。

這些芯片都是在擁有先進(jìn)制程的基礎(chǔ)上，為了進(jìn)一步提升芯片性能，而采用了CoWoS這些2.5D先進(jìn)封裝技術(shù)，說明了先進(jìn)制程在工藝路線的選擇上是優(yōu)于先進(jìn)封裝的，先進(jìn)制程是升級(jí)芯片性能的首選，先進(jìn)封裝則是錦上添花。


大功耗、高算力的場景，先進(jìn)封裝/Chiplet有應(yīng)用價(jià)值

在先進(jìn)制程不可獲得的情況下，通過芯片堆疊（先進(jìn)封轉(zhuǎn)/Chiplet）和計(jì)算架構(gòu)重構(gòu)，以維持產(chǎn)品性能。以APPLE的A系列芯片參數(shù)為例，A12、A10、A7芯片分別采用7 nm、14/16 nm（Samsung 14 nm、TSMC 16 nm）、28 nm制程。A系列的手機(jī)AP芯片，通常芯片面積（Die Size）在約100 mm2大小。在這100 mm2大小的芯片上， A12、A10、A7芯片分別集成了約69億、33億、10億顆晶體管。

下面，我們簡單進(jìn)行算術(shù)換算，討論降制程如何維持芯片的算力。

如果芯片工藝從7 nm降至14 nm，A12芯片上7nm工藝集成69億顆晶體管，如果用14 nm工藝以試圖達(dá)到接近的算力，首先要保證晶體管數(shù)目與A12芯片一致，即~70億顆，且在未考慮制程提升對(duì)單個(gè)晶體管性能有顯著提升的背景下，14 nm工藝的芯片需要兩倍于7 nm工藝的面積，即~200 mm2；如果芯片工藝從7 nm降至28 nm，參考28 nm的A7芯片只集成了10億顆晶體管，如果要達(dá)到70億晶體管數(shù)目，則需要將芯片面積擴(kuò)大至~700 mm2。

芯片面積越大，工藝良率越低，在實(shí)際制造中得到的單顆芯片的制造成本就越高，因此，在先進(jìn)制程不可獲得的背景下，降制程而通過芯片堆疊的方式，的確可以一定程度減少算力劣勢(shì)，但是因?yàn)槎询B更多芯片，需要更大的IC載板、更多的Chiplet小芯片、更多的封裝材料，也導(dǎo)致因?yàn)橹瞥搪浜髱淼墓脑龃蟆Ⅲw積/面積增加、成本的增加。

因此，比如，通過14 nm的兩顆芯片堆疊，去達(dá)到同樣晶體管數(shù)目的7 nm芯片性能；通過多顆28 nm的芯片堆疊，去達(dá)到14 nm芯片性能。此種堆疊方案在HPC（服務(wù)器、AI推理）、基站類大芯片領(lǐng)域可能有適用價(jià)值，但對(duì)于消費(fèi)電子領(lǐng)域如手機(jī)AP芯片和可穿戴芯片，在其應(yīng)用場景對(duì)空間體積有嚴(yán)苛約束的條件下，芯片堆疊則較難施展。


標(biāo)準(zhǔn)才是競賽的關(guān)鍵

去年3月，英特爾、AMD、ARM、微軟、谷歌、臺(tái)積電、三星、日月光等行業(yè)巨頭成立通用芯粒互連（Universal Chiplet Interconnect Express，UCIe）產(chǎn)業(yè)聯(lián)盟，使Chiplet的標(biāo)準(zhǔn)化有力地向前邁進(jìn)了一步。

然而，去年公布的UCIe 1.0標(biāo)準(zhǔn)仍不完善。從UCIe聯(lián)盟公布的白皮書來看，UCIe由三層協(xié)議構(gòu)成，包括協(xié)議層、適配層和物理層。UCIe 1.0規(guī)范中選擇了成熟的PCIe和CXL互連總線標(biāo)準(zhǔn)，主要是針對(duì)協(xié)議層，但要使Chiplet做到真正實(shí)現(xiàn)互聯(lián)，不僅需要定義協(xié)議層，物理層的標(biāo)準(zhǔn)化同樣重要，這涉及到不同廠商在晶圓制造、先進(jìn)封裝環(huán)節(jié)采用的技術(shù)工藝、技術(shù)路線，實(shí)現(xiàn)起來還需要一個(gè)過程，也需要相應(yīng)標(biāo)準(zhǔn)的進(jìn)一步推進(jìn)與完善。

Chiplet技術(shù)的核心是生態(tài)之爭，競爭的焦點(diǎn)是標(biāo)準(zhǔn)。目前，Chiplet最大的局限在于整個(gè)生態(tài)系統(tǒng)還沒有建立完善，關(guān)鍵則要打通底層的技術(shù)標(biāo)準(zhǔn)。這些年隨著Chiplet概念的持續(xù)發(fā)酵，許多公司都產(chǎn)生了很多好的想法，但由于生態(tài)圈不成熟，尚無法落地。目前能落地多為邏輯芯片與內(nèi)存的堆疊互聯(lián)，模擬芯片、MEMS、光電器件間的整合仍待探索。

不過，Chiplet從概念提出到產(chǎn)業(yè)推進(jìn)，持續(xù)的時(shí)間還不久，很多技術(shù)標(biāo)準(zhǔn)需要完善，這也為中國企業(yè)切入Chiplet行業(yè)，并發(fā)揮更大作用，提供了空間。目前不僅有越來越多中國企業(yè)，如阿里巴巴、芯原股份、芯耀輝、芯動(dòng)科技等，加入U(xiǎn)CIe產(chǎn)業(yè)聯(lián)盟，中國的Chiplet技術(shù)標(biāo)準(zhǔn)也被制訂與發(fā)布出來。

去年12月，中國電子工業(yè)標(biāo)準(zhǔn)化技術(shù)協(xié)會(huì)發(fā)布國內(nèi)首個(gè)《小芯片接口總線技術(shù)要求》團(tuán)體標(biāo)準(zhǔn)（T/CESA 1248-2023），標(biāo)準(zhǔn)描述了CPU、GPU、人工智能芯片、網(wǎng)絡(luò)處理器和網(wǎng)絡(luò)交換芯片等應(yīng)用場景的Chiplet技術(shù)要求。日前，中國Chiplet產(chǎn)業(yè)聯(lián)盟也發(fā)布了《芯粒互聯(lián)接口標(biāo)準(zhǔn)》，該標(biāo)準(zhǔn)為高速串口標(biāo)準(zhǔn)，基于國內(nèi)封裝及基板供應(yīng)鏈進(jìn)行優(yōu)化。

從技術(shù)層面來看，國內(nèi)企業(yè)在Chiplet上并不占優(yōu)勢(shì)。但中國是全球最大的電子信息產(chǎn)業(yè)制造基地，擁有廣闊的下游市場，能定義的應(yīng)用場景極為豐富。以此為基礎(chǔ)，中國企業(yè)在Chiplet領(lǐng)域有著巨大的發(fā)展機(jī)會(huì)。而標(biāo)準(zhǔn)則是掌握住這個(gè)機(jī)會(huì)的關(guān)鍵一環(huán)。