臺積電(TSMC)的3納米(nm)制程節點象征最后一代基于FinFET制造的制程技術，因為該代工廠的2nm制程節點將采用納米片(nanosheet)，或稱為環繞式柵極(GAA)晶體管。全球代工巨擘臺積電在日前舉行的2023年北美技術論壇(2023 North America Technology Symposium)中提供關于3nm芯片制程節點的最新信息，并為2nm節點增加兩個變化版本，英特爾能否迎頭趕上？

關于目前正生產中的基準3nm節點N3，以及將于2023年下半年推出的增強版N3E的細節，已于去年公布。N3節點配備多達25個極紫外光(EUV)層，同時在其中一些層上使用雙重圖案，以促進比臺積電N5制程節點更高的邏輯和SRAM晶體管密度。

另一方面，N3E利用多達19層EUV，而且無需仰賴EUV雙重圖案，從而降低了制造的復雜性和成本。然而，雖然N3E提供了更寬的制程窗口和更好的產量，但它所提供的邏輯密度比N3低。因此，它對于旨在提高密度和面積的芯片設計的吸引力較小。

現在，臺積電正為其N3開發藍圖增加新的變化版本，以進一步豐富3nm制程技術，從而滿足芯片設計者的不同需求。以下簡要概述臺積電在加州圣克拉拉舉行技術論壇中所發布的三個節點： N3P、N3X和N3AE。

圖1：3nm制造節點可分為一系列多樣化的制程節點，以滿足各種芯片需求。(來源：TSMC)

N3P制程節點

N3P是對N3E的改進版本，透過調整其掃描儀的光學性能，從而降低功耗、增強性能和密度。換句話說，它是N3E的光學微縮版，在相同的漏電情況下提供5%的速度，在相同的速度下降低5-10%的功率以及更高1.04倍的芯片密度。

N3P的關鍵目標在于透過在N3E的基礎上改進晶體管特性，從而優化晶體管密度。臺積電聲稱，對于混合芯片設計來說，這種3nm將使晶體管密度提高4%。這種混合芯片一般是由50%的邏輯、30%的SRAM和20%的模擬電路組成。N3P預計成為臺積電最受歡迎的N3節點之一，預計將于2024年下半年推出。

N3X制程節點

N3X是為CPU和GPU等高性能運算(HPC)裝置量身打造的，提供比N3P高至少5%的頻率速度。雖然能夠承受更高電壓，但該節點使IC設計者能夠提高頻率速度，以換取更高的整體泄漏。據臺積電表示，N3X將支持約1.2V的電壓，這對3nm芯片制造制程來說是相當高的。

N3X專為高性能運算(HPC)處理器量身打造，是聚焦于性能的先進制程節點。漏電并不是HPC處理器最重要的關注點。這些處理器通常用于服務器級的硬件，并具有強大的冷卻系統。盡管如此，芯片設計者也必須致力于控制這些耗電的處理器。

同樣值得注意的是，N3X將提供與N3P相同的晶體管密度，其關鍵的價值主張是為HPC應用優先考慮性能和最高頻率頻率。據臺積電消息來源表示，N3X將在2025年量產。根據業界消息來源，英特爾(Intel)的Celestial GPU將是首批使用N3X制造節點的產品之一。

圖2：N3P和N3X節點分別在芯片密度和更高電壓容限方面提供多樣化制程。(來源：TSMC)

N3AE制程節點

N3AE或 “Auto Early “在先進的芯片制程技術上實現了汽車應用。它提供基于N3E的汽車工藝制程設計套件(PDK)，并將于2023年推出。完全符合汽車標準的N3AE制程將在2025年量產。

臺積電在2023年北美技術論壇上并提供了2nm芯片制程(N2)細節，N2有望在2025年投產。臺積電并將在2026年為其N2技術增加兩個變化版本：具有背面供電的N2P和用于HPC的N2X。

N2及其變化版本將是臺積電第一個采用GAA晶體管——臺積電稱之為納米片(nanosheet)晶體管的制造節點，以提高邏輯、SRAM和模擬電路的性能、能源效率和晶體管密度。GAA技術有利于降低漏電電流，因為通道的四面都由柵極環繞。此外，GAA晶體管提高了調整通道寬度的能力，以獲得更高的性能或更低的功耗。

圖1 ：兩種N2變化版本是今年技術論壇最值得關注的亮點之一。(來源：TSMC)

在今年的技術論壇上，臺積電聲稱其新的納米片晶體管已能滿足80%的目標性能規格，而256-Mb SRAM的平均良率目前達50%以上，而臺積電也還有兩年時間來提高這些數字。

據臺積電稱，N2將在與N3相同的功率下提供10%至15%的性能，或在相同的頻率下降低25%至20%的功率。臺積電并聲稱，對于混合芯片—包括邏輯、SRAM和模擬—N2將比N3E實現更高15%的密度。

圖2：今年的臺積電技術論壇主要提供關于去年宣布的N2制程節點細節。(來源：TSMC)

雖然關于臺積電N2技術的細節已經流傳一段時間了，但此次技術論壇上針對N2制造節點宣布了兩個新版本，將這一先進制造技術延伸到2026年。臺積電在2020年開始研究2nm芯片制造制程，過去幾年來也持續不懈地追求這一尖端的芯片制造技術。

關于N2制程節點的變化版——N2P和N2X，預計將在2026年投產，而在采用這些節點制造的芯片可望在2027年出現。

N2P制程節點

不久前，當臺積電宣布采用納米片設計的N2生產計劃時，即宣誓要在未來的版本中晶背供電源技術；該2nm制程版本被命名為N2P。它就像英特爾的PowerVia和三星的BSPDN制程技術一樣，將晶體管夾在電源傳輸網絡和訊號網絡之間，以提高晶體管性能并降低功耗。

晶背供電技術將電源軌移到芯片背面以解耦I/O和電源布線，解決了諸如后端制程(BEOL)通孔電阻升高的挑戰。因此，當芯片制造商持續致力于芯片供電傳輸電路中的電阻問題時，晶背供電傳輸增強了晶體管的性能、降低其功耗，并消除了數據和電源連接之間的一些潛在干擾。

據應用材料(Applied Materials)估計，晶背供電技術讓邏輯單元面積減少20%至30%。盡管臺積電并未提供關于N2P技術的任何細節，但發表在AnandTech上的一份報告聲稱，晶背供電軌可以實現兩位數的晶體管密度改進以及個位數的效率提升。

N2X制程節點

臺積電也在準備N2X，這是針對HPC裝置的制程，如高階CPU和GPU等HPC需要更高的電壓和頻率速度。N2X將在N2P之后出現，因此關于這種用于HPC應用的N2變化版的信息目前還很有限。

英特爾可能迎頭趕上？

值得一提的是，英特爾在其20A制程上的2nm制造制程也遵循類似的發展軌跡，即采用了晶背供電技術。英特爾計劃在2024年底將其2nm PowerVia制程節點推向量產，如果這家位于加州圣克拉拉的芯片制造商能夠成功執行這一計劃，它將在實施晶背供電傳輸的競賽中超前臺積電近兩年。

然而，考慮到英特爾在執行先進制程節點方面的發展記錄，以及其于獲得ASML最新的EUV微影設備方面的挑戰，能不能做到這一點仍有待觀察。盡管如此，除了三星，臺積電在納米競賽中也出現了第二家競爭對手。