隨AI 需求全面引爆，臺積電啟動CoWoS 大擴產計畫。

臺積電董事長劉德音在今年股東會上表示，最近因為AI需求增加，有很多訂單來到臺積電，且都需要先進封裝，這個需求遠大于現在的產能，迫使公司要急遽增加先進封裝產能。業界消息指出，臺積電于6月底啟動第二波追單，推估今年底CoWoS月產能將達到1.2萬片，2024年將翻倍成長。

事實上，在CoWoS產能排擠效應下，確實有越來越多大廠提升采用封測廠先進封裝方案的意愿，例如NVIDIA培養Amkor為第二供應商，同時因設備交期拉長到6~9個月、產能供不應求，近來不只臺積電急于向設備廠追單，封測廠的詢問度也爆增，企圖要在AI浪潮下提前備妥軍備、爭搶先機。

市場人士認為，封測廠跟晶圓廠在先進封裝市場的定位與優勢不同，彼此的合作關系大于競爭，目前包括日月光、Amkor、長電科技等封測大廠早已具備先進封裝技術，且因具備技術升級及價格優勢，可望成為大廠另一個選擇方案。未來隨著AI市場大餅快速增胖、先進封裝需求噴發，除可搶食到更多客戶訂單，也有機會進一步擴充產能，對設備業者相當有利。


三星落敗也是因為先進封裝技術落后

據BusinessKorea報道，英偉達的AI圖形處理單元（GPU）占據市場90%以上的份額，目前供不應求，價格飆升。而英偉達用于ChatGPT而聞名的旗艦A100和H100 GPU完全外包給臺積電，三星未奪得訂單，這得益于臺積電名為CoWoS的封裝技術。

據悉，在封裝過程中，芯片以三維（3D）方式堆疊在單個薄膜中，從而縮短了芯片之間的距離。這使得芯片之間的連接速度更快，從而帶來高達50%或更多的巨大性能提升。芯片的堆疊和封裝方式對性能產生巨大差異。

臺積電于2012年首次引入CoWoS技術，此后不斷升級封裝技術。除了CoWoS之外，臺積電還有其他封裝技術。現在，英偉達、蘋果和AMD的核心產品都依賴于臺積電及其封裝技術。6月8日，臺積電專門從事高端封裝的半導體生產工廠Fab 6開始運營，以滿足不斷增長的訂單需求。

這意味著英偉達可以通過臺積電進行封裝和代工來獲得成品芯片。

而臺積電的先進封裝技術解釋了為什么即使三星電子在2022年領先臺積電成功量產3納米半導體，英偉達和蘋果等全球IT巨頭仍然希望使用臺積電的生產線。目前，所有AI及自動駕駛相關的代工大訂單都轉到了臺積電。


芯片巨頭先進封裝技術特點

臺積電的 CoWoS-R+

正如大家所知道，CoWoS 是一種chip last 封裝技術。CoWoS 通常是通過將有源硅dies放置在無源硅中介層之上來完成的，但這非常昂貴。因此，臺積電開發了 CoWoS-R，它使用具有 RDL 層的有機基板，這是一種更便宜的技術。CoWoS-R 還沒有到產品出貨階段，但有一些產品來了。我們知道的第一款此類產品來自 AMD。坦率地說，這個技術這太神奇了。

臺積電并沒有止步于 CoWoS R，CoWoS-R+ 在這項技術上不斷發展。

要理解的關鍵概念之一是die-to-die連接的距離。HBM 是目前將AI 和高性能計算的內存帶寬提高到合理水平的唯一方法。隨著最初的 HBM 以每個pad 1Gbps 的速度出現，現在的HBM2 和 HBM2E 一代迅速增長到 2.4Gbps 和 3.2Gbps。HBM3 將一路達到 6.4Gbps。封裝寬度也從 HBM2 的 7.8mm 增長到 HBM2E 的 10mm 到 11mm，這意味著互連長度現在增長到大約 5.5。

簡而言之，“線”需要傳輸更快的數據速率，同時還要走更長的距離。這是非常難以做到的，并且會產生大量噪聲，從而降低信號完整性。

另一個問題是，隨著摩爾定律的放緩與日益增長的性能需求作斗爭，芯片的功率正在爆炸式增長。Nvidia 的 Hopper 已經擁有 700W的功率，但未來封裝將激增至千瓦級。HBM3 也比 HBM2E 更耗電。通過封裝的更多功率也可能會產生更多噪聲，從而降低信號完整性。

臺積電開發了一種新的高密度 IPD 來解決這個問題。簡而言之，臺積電客戶可以在 CoWoS R+ 上實現 6.4Gbps HBM3，但在 CoWoS R 上卻不行。高密度 IPD 對于增加額外電容以平滑供電很重要。如Graphcore 就是在使用臺積電的SoIC混合鍵合之后，在不大幅提高功耗的情況下，將產品的時鐘提升了40%。


英特爾和 CEA-LETI的Collective Die to Wafer混合鍵合

我們知道，晶圓上芯片（Die on wafer ）的精度遠低于晶圓上晶圓（wafer on wafe）鍵合。它也慢得多。例如，盡管 Besi 聲稱每小時放置 2,000 個die，即使到了 1 微米的精度，吞吐量仍能降至每小時放置 1,000 個芯片以下。另一方面，晶圓上的晶圓（wafer on wafe）鍵合也存在許多與無法進行異質集成以及無法在鍵合步驟之前對die進行bin/test有關的問題。Collective Die to Wafer允許比芯片到晶圓（die to wafer）鍵合更高的精度和吞吐量，同時還提供test、bin和實現異構集成的能力。

英特爾和 CEA-LETI 將Collective Die to Wafer與自對準技術相結合，實現了 150 納米的平均未對準（mean misalignment，比die to wafer更準確）并具有更高的吞吐量。自對準技術非常酷。他們利用水滴的毛細作用力在修改后的拾取和放置工具將其快速但不太準確地放置在所需位置后使對齊更加準確。隨著水的蒸發，產生直接鍵合，無需任何其他中間材料。然后，鍵合晶片進入標準退火步驟，加強鍵合。

除了水滴沉積（water droplet ）之外，唯一獨特的步驟是在粘合部位應用親水和疏水材料，這可以用納米覆蓋精度進行光刻定義。這不是一個沒有問題的過程。有許多與分配水、液滴特性、冷凝和粘合過程有關的問題。英特爾和 CEA-LETI 以 3 個指標展示了結果。Collection Yield是指在die上捕獲的水滴。Bonding yield 是指成功鍵合的dies數量。Alignment yield是指具有亞微米精度的die數量。

他們嘗試了各種工藝的矩陣，其最好的方法實現了 98% 的bond yiled和 100% 的其他步驟。總對準精度令人驚嘆，所有die的對準精度都低于 1 微米，大多數die的對準精度低于 0.2 微米。英特爾和 CEA-LETI 嘗試使用多種不同的die尺寸實現這一點，這個過程在非常高的縱橫比die上非常出色，這非常有趣。

三星 Monolithic vs MCM vs 2.5D vs 3D，包括混合鍵合

三星在面積和功率方面對先進封裝的成本進行了非常有趣的研究。他們比較了兩種主要的設計類型，一種是帶寬受限的 (HPC/AI)，一種是延遲受限的 (CPU)。

用于 HPC 和 AI 的單片 2D 芯片的面積為 450平方毫米。它被切成薄片（sliced up）并使用先進的封裝將其粘合在一起。MCM 變體的功耗增加了 2.1%，芯片面積增加了 5.6%。2.5D設計，功率提升1.1%，面積增加2.4%。3D 設計的功率增加了 0.04%，但面積增加了 2.4%。這些結果當然是理想的，在現實世界中，與布局規劃和布局問題相關的開銷會更多。


SK 海力士 Wafer On Wafer 混合鍵合 DRAM

SK 海力士介紹了他們對晶圓混合鍵合工藝的研究。用于先進封裝的晶圓鍵合技術已經非常普遍。它用于索尼、三星和 Omnivison 的 CMOS 圖像傳感器。YMTC 的XStacking 技術也在 NAND Flash 中使用它。Graphcore 和 TSMC 在他們的 BOW 芯片中也使用了它。SKHynix 也將在其 16 層 HBM堆棧中使用混合鍵合。SKHynix 沒有直接說明產量，但他們似乎非常希望將這項技術商業化。


ASE 共封裝光學器件

從技術角度來看，ASE 所展示的并不是那么具有開創性，但對投資者是有影響的。這是因為在過去，主要的 OSAT 都遠離光網絡產品。在我們看來，這項研究對我們普遍喜歡的像 Fabrinet 這樣的公司不利。話雖如此，這只是研究，市場動向更為重要。無論如何，如果 ASE 正在研究這個，他們可能也會試圖獲得份額。現在來看看 ASE 介紹的內容。

引線鍵合一直是 100G 一代產品的主要技術，但隨著我們過渡到 400G 和 800G 代，它開始成為瓶頸。這是其他公司一段時間以來一直在進行的過渡，例如英特爾和 Fabrinet 已停止將 PIC 和 EIC 與最近幾代產品進行引線鍵合。思科也已經從引線鍵合轉向倒裝芯片，今年他們甚至展示了使用 TSV 的 3D 組裝，這比 ASE 展示的要先進得多。

ASE 論文總體上討論了光學制造的獨特挑戰，包括contamination processes 的差異以及所使用的獨特切割和蝕刻技術。晶圓廠后的晶圓工藝也不同，例如凸點下金屬化和硅等。還討論了獨特的測試要求。ASE 進入光學制造領域還有很長的路要走，但重要的是要繼續關注它們，將其視為電信和數據中心市場光學組裝和封裝領域潛在的非常有能力和可怕的新進入者。


超薄die的 Xperi Die Handling

在大多數混合鍵合中，芯片必須非常薄。在即將推出的 16 層 HBM 的情況下，這甚至可以達到 30 微米的數量級，不到人類頭發厚度的一半。而硅片非常脆弱，因此無法正常提起。因此，Xperi 展示了使用伯努利夾具（Bernoulli grip ）提起die的研究，該夾具使用具有低靜壓的高速氣流以在沒有物理接觸的情況下粘附到物體上。然后夾具將die放置到另一個die上，精度為 1 微米或更小。這篇論文有很多關于die翹曲和處理的細節。這里沒有什么突破性的東西，但我們只是認為這是處理超薄die的一種很酷的機制。

世界最大的晶圓代工廠中在晶圓對晶圓（wafer-on-wafer ）混合鍵合工具和工藝流程的重大勝利。雖然我們不知道這項研究是否會商業化，但我們認為這是另一種有趣的晶圓處理技術。晶圓太薄以至于松軟，當您將其降低以進行鍵合時，可能會滯留空氣，從而影響產量。Tokyo Electron 提出了一種避免這種情況的方法。這是研究，而不是他們當前鍵合工具的過程。


索尼領先的 1 微米間距混合鍵合

索尼繼續展示了為什么他們是混合鍵合領域的領導者。

他們于 2017 年首次在大批量產品中交付該技術。他們目前每年交付數百萬個 CMOS 圖像傳感器，采用 6.3 微米間距混合鍵合，堆疊 3 個裸片，而其他人的間距和體積要小得多。索尼的產品完全是晶圓對晶圓的混合鍵合。今年索尼推出了 1 微米間距面對面混合鍵合和 1.4 微米面對面混合鍵合。索尼目前使用面對面和面對面的混合鍵合。

索尼為何在混合鍵合上如此激進的簡短解釋是，索尼希望繼續分解和堆疊圖像傳感器像素的功能，以捕捉更多光線，并能夠捕捉更多數據并將其轉化為實際照片和視頻。

他們展示的技術非常有趣。所有混合鍵合工藝都需要極其平坦的表面，但在 CMP 工藝中銅和 SiO2 會以不同的速率被拋光掉。在大多數工藝中，這意味著銅會被磨掉到比 SiO2 低的水平。這通常稱為dishing。這個過程必須精確控制，因為 SiO2 和銅的熱膨脹系數也不同。臺積電使用的一項技術是使用銅合金代替純銅來控制凹陷程度并使 CMP 工藝更容易進行。

索尼，因為他們縮小到比行業其他公司小得多的間距，所以提出了相反的策略。在他們的先進方法中，SiO2 比銅被拋光得更遠。這需要完全不同的專有 CMP 工藝。

索尼還通過改變 ECD 工藝中的晶粒尺寸實現了對銅的類似控制和突出。

結果令人難以置信。與傳統工藝相比，接觸電阻提高了多個數量級。這是在 200,000 個菊花鏈（daisy chained） Cu-Cu 連接上進行測試的。這些是 1 微米面對面鍵合的結果，但 1.4 微米面對面粘合也顯示出令人印象深刻的結果。

AMD Zen 3 上的 V-Cache SoIC 混合鍵合

AMD 重申了很多東西，但也有一些新東西。此外需要提醒一下的是，AMD 的 V-Cache 混合鍵合和elevated扇出橋的首席工程師離開了 AMD ，加盟了微軟。我們對微軟芯片的未來感到興奮，因為他們已經從整個行業招聘了大量人才。

v-cache 的物理結構非常有趣。AMD 和 TSMC 不僅是 CPU CCD 小芯片，頂部還有 SRAM 小芯片和支持小芯片，而且還在整個組件的頂部有最后的第 5 塊支持硅片。這種結構由IBM 的 Tom Wassick獨立證實。

起初，這似乎是在浪費額外的硅，但這樣做是因為臺積電的混合鍵合工藝需要減薄的裸片。需要最后一塊支撐硅片來為沒有混合鍵合 SRAM 的標準 CCD 提供最終的芯片組件剛度和等效高度。

AMD 指的是將用于 Ponte Vecchio GPU 和 Meteor Lake CPU 的 Foveros。AMD 聲稱，由于 TSV 和接觸電容/電感更低，互連能效提高了 3 倍，互連密度提高了 16 倍，信號/電源完整性也更好。奇怪的是，他們使用 9 微米間距作為比較。這是一個不誠實的比較，因為TechInsights發現 V-Cache 的生產版本是在 17 微米間距上完成的。這種音調上的放松會減少所呈現的一些優勢。


國內企業封測實力

回顧國內芯片行業發展歷史，國產廠商也是最早從封測產業起步。

發展近40年后，封測環節已成為國內半導體產業中國產替代程度最高、最具競爭力的環節，國內封測廠商也在全球半導體測試市場中占據主導地位。

據中國半導體行業協會統計以及Frost&Sullivan數據，2021年，中國封測產業市場規模為2763億元。預計到2025年，國內封測產業市場規模有望達到3551.9億元，約占全球市場75.61%。

近年，隨著摩爾定律持續推進引發的經濟和性價比效益下滑，疊加5G、物聯網和人工智能等新興趨勢的共同推動下，以3D、SiP、Chiplet等為代表的先進封裝技術發展快速，先進封裝技術在整個封裝市場的占比也正加速提升。先進封裝趨勢下，哪些本土封測企業更具硬實力？


1、長電科技

全球封測行業龍頭，成立于1972年，主營集成電路和分立器件的封裝、測試，及分立器件相關芯片設計、制造等業務，是排名全球第三、國內第一的OSAT（外包半導體封裝和測試）廠商。

據官網，公司第一條集成電路自動化產線于1989年投產；1994年，公司設立封裝測試服務。隨后數年，其持續內生成長+外延并購。在封測領域，公司2021年全球市占率達10.82%。

其中，公司核心封裝技術主要包括2.5D/3D集成、晶圓級封裝（WLP）、晶片級封裝（WL-CSP）、系統級封裝（SiP）、堆疊封裝（PoP）和倒裝封裝（Flip Chip）技術等，技術覆蓋面可追平全球龍頭日月光集團。

2、晶方科技

全球TSV-CIS封測龍頭，主要從事傳感器領域的封裝測試服務等業務，封裝產品主要有影像傳感器芯片、MEMS芯片、生物身份識別芯片等，可廣泛應用于3D傳感、手機、身份識別、安防監控、汽車電子等電子等下游領域。（TSV，硅通孔技術）

據官網，公司成立于2005年，通過引進吸收以色列晶圓級封裝技術，并加以研發創新，公司發展為全球12英寸晶圓級芯片尺寸封裝技術的開發者。2014年，通過收購半導體存儲器專業封測廠智瑞達電子，公司掌握了LGA、BGA、SIP模組等多項封裝技術和模組制造能力。

而通過將吸收引進的封裝技術與原有先進封裝技術的融合，公司率先推出了國際領先的傳感器扇出型系統級（FO-SiP）封裝技術。

當前，經過十余年在新技術創新研發方面的投入推進，公司已掌握了TSV封裝、FO-SiP封裝、2.5D/3D封裝、WLCSP封裝等多項先進封裝技術，是中國大陸第一家、全球第二大可以為影像傳感芯片提供晶圓片級芯片規模封裝（WLCSP）量產服務的專業封測服務商。


3、通富微電

全球半導體封測龍頭，成立于1997年，專注從事集成電路封裝測試業務，主要產品和技術被廣泛應用于物聯網、汽車電子、高端處理器芯片、存儲器、信息終端、功率模塊等多個領域，是國內排名第二，全球排名第五的封測廠商。

據官網，公司在封測技術上布局全面。早期以傳統封裝技術為主，2009年即在國內首次成功開發并量產出球柵陣列封裝（BGA）產品。2010-2015年，公司又陸續開發出晶圓片級芯片規模封裝（WLCSP）封測技術，晶圓片級BUMP封測技術并建成生產線，實現技術產業化 。

當前，公司已掌握了QFN、SO、Bumping、2.5D/3D、WLCSP、BGA、FC、SiP等多項處于行業或世界先進水平的傳統和先進封測技術，可為客戶提供多樣化的Chiplet封裝解決方案。


4、華天科技

全球領先的半導體封測企業，成立于2003年，主營半導體集成電路、半導體元器件的封裝測試等業務，具備從封裝設計、封裝仿真到基板封裝、晶圓級封裝、晶圓測試及物流配送等一站式服務能力，是國內排名第三、全球排名第六大封測廠商。

據官網，發展初期，公司以DIP、SOP、SSOP、QFP、SOT等傳統封裝形式為主，后通過不斷布局拓展，其前瞻性地布局了PGA、BGA、CSP、MCM等高端封裝技術。


5、華潤微

國內半導體IDM龍頭，主營功率半導體、智能傳感器和智能控制產品的設計、生產與銷售，以及晶圓制造、封裝測試、掩模制造服務等兩大板塊業務，是國內領先的少數具備芯片設計、晶圓制造、封裝測試等全產業鏈一體化經營能力的半導體企業。

公司重視先進封裝技術的開發與創新，在原有技術基礎上，先后開發出了50μm12英寸晶圓減薄劃片工藝、鋁帶和銅片夾扣鍵合工藝、高密度金絲/銅絲鍵合工藝、FC工藝、多層封裝工藝等新型封裝技術，可為客戶提供高可靠性、高密度和小型化、薄型化的封裝服務。

此外，公司旗下還擁有半導體封裝測試代工平臺——ATBG，可專注于為國內外無芯片制造工廠的半導體公司提供各種封裝測試代工業務，當前主要業務種類有半導體晶圓測試（CP），大功率模塊封裝（IPM），功率器件封裝（FLIPCHIP工藝）和先進面板封裝（PLP）等。