FinFET 于十多年前推出，并重新定義了芯片設(shè)計(jì)。非平面晶體管仍然被認(rèn)為是非官方的行業(yè)標(biāo)準(zhǔn)，但向更新的技術(shù)——Gate-All-Around (GAA) 的過(guò)渡可能會(huì)加速。電子工程師需要為即將到來(lái)的變化做好準(zhǔn)備。

第一批基于 FinFET 的芯片于 2011 年出現(xiàn)，使半導(dǎo)體進(jìn)入 25 納米以下工藝領(lǐng)域。這種架構(gòu)在當(dāng)時(shí)是對(duì)“摩爾定律”的一種救贖。這是因?yàn)槠矫婢w管的漏電流太大，無(wú)法在 100 納米以下的幾何結(jié)構(gòu)中維持。

然而，F(xiàn)inFET 目前面臨著與其平面前輩相同的問(wèn)題。隨著設(shè)備外形尺寸的不斷縮小和性能要求的不斷提高，泄漏功率和信號(hào)干擾問(wèn)題正成為常見(jiàn)的障礙。因此，半導(dǎo)體行業(yè)的許多主要參與者開始考慮替代晶體管架構(gòu)。

FinFET 比其前身更有用，但其較小的幾何形狀帶來(lái)了嚴(yán)格的電源布線限制。工程師通常使用不同的通道寬度和間距來(lái)解決這一限制。盡管這種策略在許多應(yīng)用中都能很好地發(fā)揮作用，但它也有局限性。

由于FinFET的結(jié)構(gòu)，需要保證每個(gè)通道之間有足夠的空間。因此，由于每個(gè)鰭片間距在 15 納米到 20 納米之間，工程師很快就會(huì)遇到可擴(kuò)展性問(wèn)題。添加更多通道意味著添加更多非活動(dòng)區(qū)域，從而在當(dāng)前路由和物理空間之間進(jìn)行權(quán)衡。

GAA 晶體管作為一種解決方案應(yīng)運(yùn)而生。


什么是GAA FET（環(huán)繞柵極場(chǎng)效應(yīng)晶體管）？

數(shù)字芯片最基本單元是MOSFET，其工藝發(fā)展到7nm、3nm、2nm，這個(gè)半導(dǎo)體工藝尺寸是MOSFET柵極（溝槽）寬度。早期MOSFET使用平面結(jié)構(gòu)，溝槽寬度越小，漏極到源極距離越小，載流子流動(dòng)跨越溝道導(dǎo)通時(shí)間減小，工作頻率越高；同時(shí)，溝道完全開通所加?xùn)艠O電壓越低，開關(guān)損耗越低；而且，溝道導(dǎo)通電阻降低，導(dǎo)通損耗也降低。

但是，工藝尺寸越低，短溝道效應(yīng)越明顯。短溝道效應(yīng)就是晶胞單元漏極到源極間距不斷減小，柵極下部接觸面積越來(lái)越小，柵極難以耗盡溝道載流子，其對(duì)溝道控制力不斷減弱；因此，器件處于截止?fàn)顟B(tài)時(shí)漏電流會(huì)急劇增加，惡化其性能，靜態(tài)功耗增加。

如果采用立體結(jié)構(gòu)，增加?xùn)艠O和溝道接觸面積，如新的FinFET鰭型三維結(jié)構(gòu)，就是將柵極包裹三個(gè)側(cè)面溝道，就可以解決上述問(wèn)題。為了進(jìn)一步提高柵極對(duì)溝道控制能力，縮小單元尺寸，降低電壓，GAA柵極環(huán)繞結(jié)構(gòu)被開發(fā)出來(lái)。

GAA柵極環(huán)繞晶體管結(jié)構(gòu)的柵極在垂直方向被分成幾個(gè)條帶RibbonFET，在其溝道區(qū)域，大幅增強(qiáng)對(duì)載流子控制，從而實(shí)現(xiàn)更好性能，同時(shí)也更容易優(yōu)化工藝。


GAA納米片F(xiàn)ET的集成

GAA納米片F(xiàn)ET的集成涉及幾個(gè)新步驟，需要一系列創(chuàng)新才能實(shí)現(xiàn)該技術(shù)。關(guān)鍵集成模塊如下：

堆疊納米片的形成：在Si襯底上外延生長(zhǎng)SiGe和Si疊層；每層厚度均可高精度控制。

Fin reveal 和 STI：器件采用光刻方式定義，并執(zhí)行淺溝槽隔離以隔離相鄰器件。

偽柵極形成：形成多晶硅偽柵極以實(shí)現(xiàn)下游加工。

內(nèi)間隔層和結(jié)形成：n 型或 p 型源/漏外延層選擇性地形成在暴露的納米片末端的任一側(cè)。

替換金屬柵極成型:

虛擬門拉：虛擬門被蝕刻出來(lái)，露出一個(gè)空腔，在空腔底部放置納米片

犧牲SiGe通道釋放：納米片之間的SiGe通道被蝕刻掉，使高k金屬柵極填充

形成高k金屬柵極(HKMG)：界面氧化物，高k介電層，n型或p型功函數(shù)被選擇性沉積。


全底部介質(zhì)隔離

為了介紹這個(gè)問(wèn)題，我們首先介紹GAA納米片特有的“肥鰭”效應(yīng)，其中工藝不理想會(huì)導(dǎo)致結(jié)構(gòu)，導(dǎo)致納米片以下體區(qū)的電容增加。雖然這種結(jié)構(gòu)是GAA納米片所特有的，但這種效應(yīng)也稱為sub-fin泄漏，存在于FinFET中，并使用穿通阻擋器方案來(lái)處理。因此，基于斷態(tài)泄漏電流、短溝道效應(yīng)和有效電容(Ceff)對(duì)PTS方案與新型BDI方案進(jìn)行了比較；結(jié)果表明，BDI有可能提供改進(jìn)的Ceff和功率性能聯(lián)合優(yōu)化。

集成全底介電隔離需要在Si,、SiGe納米片堆棧的底部添加高濃度的SiGe層。添加這一層，然后選擇性地蝕刻它，需要降低用于納米片堆疊的SiGe層中的Ge濃度。這引入了Si和SiGe之間較低的選擇性，導(dǎo)致在SiGe通道移除過(guò)程中Si的損失，需要仔細(xì)考慮堆棧厚度，以確保TSi在整個(gè)工藝流程結(jié)束時(shí)不會(huì)太薄。我們可以在圖3b中看到BDI位于S/D區(qū)域下方。


啟用多個(gè)閾值電壓

能夠整合多個(gè)閾值電壓(VT)是一項(xiàng)技術(shù)成為行業(yè)標(biāo)準(zhǔn)的關(guān)鍵要求。鑒于GAA FET的獨(dú)特結(jié)構(gòu)，沉積功函數(shù)金屬的空間是有限的，替換金屬柵極工藝僅使 Si 通道和內(nèi)部間隔物之間的空間保持開放狀態(tài)——根據(jù)技術(shù)要求填充功函數(shù)金屬。這個(gè)空間，也稱為Tsus(參見(jiàn)圖2)，可以通過(guò)控制在納米片堆棧開發(fā)模塊期間生長(zhǎng)的SiGe層的厚度來(lái)控制，但仍然受到高度限制，必須仔細(xì)設(shè)計(jì)以滿足器件產(chǎn)品的行業(yè)標(biāo)準(zhǔn)。

提出了兩種不同的方法來(lái)適應(yīng)GAAFET中的多VT產(chǎn)品——(1)WFM修改和(2)Tsus修改。圖8給出了WFM修改的流程概述。VT調(diào)制的集成序列突出的挑戰(zhàn)之一是，當(dāng)WFM在Si通道之間被夾斷時(shí)，大的Wsheet增加了WFM蝕刻的工藝挑戰(zhàn)。為了克服這一點(diǎn)，參考文獻(xiàn)提出用易于蝕刻的犧牲材料填充片與片之間的空間，選擇性地打開其中一個(gè)FET，蝕刻掉已經(jīng)沉積的工作功能金屬。該方案不確定p型或n型WFM，并支持PG (p-FET優(yōu)先)和MY (n-FET優(yōu)先)方案。同樣的過(guò)程可以重復(fù)來(lái)實(shí)現(xiàn)不同的功函數(shù)金屬集，或者實(shí)現(xiàn)具有兩個(gè)以上WFM的不同堆棧。

第二種方法需要在納米片形成過(guò)程中通過(guò)改變溝道層外延厚度來(lái)改變Tsus。片間更大的空間允許在該空間中沉積更大體積的功功能金屬，從而調(diào)節(jié)VT。與FinFET相比，這種設(shè)計(jì)按鈕是GAA納米片F(xiàn)ET所特有的，因此，在這些納米片F(xiàn)ET中為多VT選項(xiàng)提供了更多的設(shè)計(jì)空間。

無(wú)體積多閾值電壓

無(wú)體積多VT是一個(gè)術(shù)語(yǔ)，定義為表示基于偶極子的VT選項(xiàng)，其中形成了厚度小于5 ?is的偶極子，然后是基功函數(shù)金屬。如引用的文獻(xiàn)所示，這種創(chuàng)新方案提供了空間和柵極阻力方面的優(yōu)勢(shì)。然而，這種方法并不能直接從FinFET轉(zhuǎn)化為GAA納米片F(xiàn)ET，因此參考文獻(xiàn)中提出了專用的無(wú)體積VT集成。此外，無(wú)體積VT還有助于VT均勻性，這對(duì)晶體管的均勻開關(guān)很重要。

使用新穎的集成序列和GAA納米片F(xiàn)ET的獨(dú)特設(shè)計(jì)按鈕創(chuàng)建了幾種不同口味的VT -(a) Tsus設(shè)計(jì)；和(b) WFM夾斷。提出了一種基于偶極子的納米FET VT結(jié)構(gòu)。除了這些旋鈕外，第4節(jié)中討論的TSi設(shè)計(jì)還可以進(jìn)行調(diào)制，以在移動(dòng)性和短通道效應(yīng)之間進(jìn)行權(quán)衡。因此，總的來(lái)說(shuō)，GAA納米片F(xiàn)ET為基于應(yīng)用的優(yōu)化提供了幾個(gè)機(jī)會(huì)，因此它們適用于高功率和低功率應(yīng)用。


三星深度布局GAA 工藝

2022年六月，三星宣布已開始了采用環(huán)柵 (GAA) 晶體管架構(gòu)的 3 納米 (nm) 工藝節(jié)點(diǎn)的初始生產(chǎn)。其中用到的多橋通道 FET (MBCFET ) 是三星首次采用的 GAA 技術(shù)，該工藝突破了 FinFET 的性能限制，通過(guò)降低電源電壓水平提高功率效率，同時(shí)還通過(guò)增加驅(qū)動(dòng)電流能力提高性能。該公司也正在開始將納米片晶體管與半導(dǎo)體芯片一起用于高性能、低功耗計(jì)算應(yīng)用，并計(jì)劃擴(kuò)展到移動(dòng)處理器。

三星表示，借助公司專有技術(shù)利用具有更寬通道的納米片，與使用具有更窄通道的納米線的 GAA 技術(shù)相比，可實(shí)現(xiàn)更高的性能和更高的能效。利用 3nm GAA 技術(shù)，三星將能夠調(diào)整納米片的通道寬度，以優(yōu)化功耗和性能，以滿足各種客戶需求。

此外，GAA 的設(shè)計(jì)靈活性非常有利于設(shè)計(jì)技術(shù)協(xié)同優(yōu)化 (DTCO)，這有助于提高功率、性能、面積 (PPA) 優(yōu)勢(shì)。與5nm工藝相比，第一代3nm工藝相比5nm功耗最高可降低45%，性能提升23%，面積減少16%，而第二代3nm工藝則功耗最高可降低50%，性能提高 30%，面積減少 35%。

自 2019 年他們最初宣布該技術(shù)以來(lái)，三星一直致力于 3nm/GAAFET 技術(shù)的研發(fā)。三星特有的 GAA 晶體管技術(shù)是多橋通道 FET (MBCFET)，這是一種基于納米片的實(shí)現(xiàn)?；诩{米片的 FET 高度可定制，納米片的寬度是定義功率和性能特征的關(guān)鍵指標(biāo)：寬度越大，性能越好（在更高功率下）。因此，專注于低功耗的晶體管設(shè)計(jì)可以使用更小的納米片，而需要更高性能的邏輯可以使用更寬的納米片。

臺(tái)灣媒體報(bào)道稱，臺(tái)積電的3納米工藝生產(chǎn)良率高達(dá)85%，高于三星。但韓國(guó)業(yè)內(nèi)消息人士淡化了這份報(bào)告，稱這個(gè)數(shù)字似乎被夸大了。他們表示，考慮到臺(tái)積電向蘋果提供業(yè)界最小芯片的量產(chǎn)和交付時(shí)間表，其生產(chǎn)良率最多為50%。

按照媒體所說(shuō)，因?yàn)樵诘谝淮?nm上折戟，三星正在大力投入到第二代工藝的研發(fā)中。

報(bào)告披露，三星第二代3nm GAA 工藝將會(huì)在2024年量產(chǎn)，工藝將加入MBCFET 架構(gòu)，性能也將提升不少。雖然三星并沒(méi)有分享4nm 節(jié)點(diǎn)的統(tǒng)計(jì)差異，但與該公司5nm 工藝相比，第二代3nm GAA 仍有望降低多達(dá)50% 的功耗、提升30% 性能、以及減少35% 的晶片面積占用。