在摩爾定律事實上失效了以后，過往在單芯片上通過改善工藝制程來推高芯片性能的方式逐漸成為了過去式。取而代之的是各種先進封裝技術，用各種“拼接”的方式去推高芯片的性能。

對芯片性能需求的不斷攀升也推動了先進封裝技術的持續升級，也讓大家對先進封裝發展路線有了更多思考：例如TCB(Thermocompression bonding)和混合鍵合（hybrid bonding）會如何發展？


什么是混合鍵合？

所謂混合鍵合，是指在一個鍵合步驟中同時鍵合電介質（dielectric）和金屬鍵合焊盤（metal bond pads）。具體而言，混合鍵合有兩種類型：一種是晶圓到晶圓（wafer-to-wafer：W2W）鍵合，這種方式更加成熟，但限制了相同芯片尺寸的組合；另一種是芯片到晶圓（die-to-wafer：D2W）鍵合，它涉及更多的工藝步驟以及將芯片單獨放置在載體晶圓或玻璃上（集體芯片到晶圓方法）。

在這兩種情況下，通過 BEOL 金屬化處理的兩片晶圓都會經歷鍵合電介質的 CVD、阻擋層的鑲嵌沉積，然后銅填充、電介質的平坦化（帶有輕微的銅凹進）、等離子體激活以準備鍵合、對準、室溫鍵合，并退火以形成銅焊盤的電連接。然后將硅晶圓背面研磨至最終厚度（通常<100nm），之后切割，然后進行最終組裝和封裝。

與微凸塊（microbumps）相比，過渡到混合鍵合的原因相當簡單。那就是3D 內存堆棧和異構集成（超越摩爾時代的兩個參與者）需要極高的互連密度，如上所述，混合鍵合可以滿足這一需求；與本身支持高密度互連方案的微凸塊相比，混合鍵合可提供更小尺寸的 I/O 端子和減小間距的互連。每個芯片之間的間隔距離取決于微凸塊的高度，但在混合鍵合中該距離幾乎為零。

因此，混合鍵合互連方案可以顯著降低整體封裝厚度，在多芯片堆疊封裝中甚至可能高達數百微米。為此，自十多年前在 CMOS 圖像傳感器中首次亮相，混合鍵合逐漸走向了3D NAND，甚至連DRAM和HBM，也對混合鍵合產生了興趣。

有TCB支持者坦言，在凸塊間距達到 25 微米后，還會繼續使用已安裝的 TCB 工具。Hybrid Bonding只有在很高端應用才會用到。

“Hybrid Bonding是針對微納米這種高端工藝的，這種技術不是每一種產品可以應用，因為它的價格和成本都很高，所以我覺得幾種高端產品會有這種應用，大部分的芯片還是會用到傳統的方法。”研究人員指出，和TCB是一個后段制程不一樣，混合鍵合某種程度上是一個前道工藝，所以這帶來的挑戰也是顯而易見的。


關鍵工藝條件

與以前的基于凸塊的互連相比，引入了一系列全新的技術和工藝挑戰。為了實現高質量的鍵合，對表面光滑度、清潔度和粘合對準精度有非常嚴格的要求。我們將首先描述其中一些挑戰，因為流程是圍繞緩解這些挑戰而設計的。記住這些將幫助您更好地理解為什么流程是這樣的，以及不同方法的優缺點。

顆粒和清潔度

在任何有關混合鍵合的討論中，都會提到顆粒（Particles）。這是因為顆粒是混合鍵合中良率的敵人。由于混合鍵合涉及將兩個非常光滑且平坦的表面齊平地鍵合在一起，因此鍵合界面對任何顆粒的存在都非常敏感。

高度僅為 1 微米的顆粒會導致直徑為 10 毫米的粘合空隙，從而導致鍵合缺陷。對于基于凸塊的互連，器件和基板之間始終存在間隙，因為使用了底部填充或非導電薄膜，因此可以容納一些顆粒。

保持清潔至關重要，而且非常具有挑戰性。顆粒來自晶圓切割、研磨和拋光等許多步驟。任何類型的摩擦都會產生顆粒，這是一個問題，特別是因為混合鍵合涉及機械拾取芯片并將其放置在其他芯片的頂部。工具中存在大量來自芯片鍵合頭和芯片翻轉器的運動。顆粒是不可避免的，但有幾種技術可以減輕對良率的影響。

當然，定期進行晶圓清洗以去除污染物。然而，清潔是不完美的，并且不能一次性去除 100% 的污染物，因此最好首先避免污染物。混合鍵合所需的潔凈室比其他形式的先進封裝所需的潔凈室要先進得多。

因此，混合鍵合一般需要1級/ISO 3級或更好的潔凈室和設備。例如，臺積電和英特爾正在一路邁向 ISO 2 或 ISO 1 級別。這是混合鍵合被視為“前端”工藝的一個主要原因，即它發生在類似于晶圓廠的環境中，而不是傳統封裝廠商 (OSAT) 的環境中。鑒于清潔度要求的升級，OSAT 很難追求混合鍵合。如果大多數 OSAT 想要參與混合鍵合，則需要建造更新、更先進的潔凈室，而臺積電和英特爾等公司可以使用較舊的晶圓廠或按照與現有晶圓廠類似的標準進行建設。

混合鍵合的工藝流程還涉及許多傳統上僅由晶圓廠專用的工具。ASE 和 Amkor 等外包組裝和測試公司 (OSAT) 在化學氣相沉積 (CVD)、蝕刻、物理氣相沉積 (PVD)、電化學沉積 (ECD)、化學機械平坦化 (CMP) 和表面處理方面經驗相對較少準備/激活。

清潔度要求和工具增加相結合導致成本大幅增加。與其他形式的封裝相比，混合粘合工藝并不便宜。


光滑度

混合鍵合層的表面光滑度也極其關鍵。HB 界面同樣對任何類型的形貌都敏感，這會產生空洞和無效的鍵合。一般認為電介質的表面粗糙度閾值是 0.5nm，銅焊盤的表面粗糙度閾值是 1nm。為了達到這種平滑度，需要執行化學機械平坦化 (CMP)，這對于混合鍵合來說是非常關鍵的工藝。

拋光后，需要在整個流動過程中始終保持這種光滑度。避免任何可能損壞該表面的步驟，例如嚴厲的清潔。即使是用于晶圓分類的探測也需要進行調整，以免表面受到損壞。


半導體巨頭都已布局

除了CIS領域，高端CPU產品是另一個采混合鍵合的大宗領域，這無疑是臺積電的主場。

第一個采用這項先進封裝連接技術的CPU是AMD于COMPUTEX 2021發布的3D V-Cache，就是臺積電SoIC解決方案Cu/Oxide Hybrid Bonding高密度封裝，將緩存內存（SRAM）堆棧于運算單元CCX （CPU Complex）上，讓CPU獲更多L3緩存內存容量。

AMD公開數據，相較微凸塊（Microbumps），3D V-Cache混合鍵合加上TSV，讓芯片接點密度提升15倍，互聯能效超過三倍。

AMD案例也顯示臺積電憑SoIC解決方案混合鍵合關鍵，為芯片I/O提供鍵合間距的可擴展性，進而實現高密度芯片連接。

當芯片連接間距低于10μm，混合鍵合就能發揮優勢，也能將同質和異質小芯片集成到單個類似SoC的芯片，完成芯片更小與更輕薄的目標，集成至先進CoWoS和InFO解決方案。

同樣早早布局先進封裝的英特爾也在2020年的Architecture Day發布先進封裝采混合鍵合，計劃用于3D封裝Foveros Direct，當時宣布同年試產混合鍵合芯片。

英特爾有望今年邏輯芯片與互聯器先采用混合鍵合。英特爾白皮書說Foveros Direct采晶粒對芯片混合鍵合，間距預估9μm，第二代產品縮小至3μm。

HBM將是混合鍵合下個里程碑

當然，除了已用混合鍵合推出商用產品的CIS和CPU，還有一個領域也積極開發混合鍵合新時代產品，就是需多層堆棧的HBM產品。

同樣因AI芯片備受業界關注的HBM，正是通過堆棧DRAM層數提高數據處理速度，通過TSV加上填充物連接數層DRAM層。同樣以堆積木概念想HBM，相較傳統須通過鋼骨（TSV）穩固多層積木，混合鍵合就像膠水，能將每塊芯片以間距最小方式連在一起。

據目前在HBM市場占有率最高的SK海力士公布的消息，HBM芯片標準厚度為720微米（μm），SK海力士預估2026年量產第六代HBM（HBM4）需要垂直堆棧16個DRAM，對目前封裝技術是大挑戰。而SK海力士在2023年即已打算將混合鍵合技術應用至HBM4產品。

SK海力士的先進封裝發展中，同樣包含混合鍵合，它的16層DRAM HBM4產品也可能采用此技術。

而目前在HBM市場落后于SK海力士的三星，也在先前提出考慮在其HBM4的產品中，采用混合鍵合技術。爾后有業界消息傳出，三星已完成采用16層混合鍵合HBM內存技術驗證，采用混合鍵合技術的16層堆棧HBM3內存樣品運行正常，意味著其HBM4內存量產將可能采用混合鍵合技術。

另一方面，三星在芯片代工領域的競爭對手臺積電與英特爾都早已有混合鍵合技術商品化實例的同時，三星先進封裝解決方案中的混合鍵合技術消息卻相對有限。根據三星在SAFE論壇中公布的消息，其3D堆棧封裝技術X-Cube也將采用混合鍵合技術，芯片連接間距能達到4μm，預計推出時間是2026年。