HBM儼然成為了當前存儲行業競爭中最為鮮美的一塊蛋糕。近日，臺積電宣布結合N12FFC+和N5制程技術，生產用于HBM4的基礎裸片，為HBM 4做好擴產準備，并且CoWoS先進封裝產能多次擴產，只為滿足行業高漲的HBM需求。三大存儲原廠也動態不斷，此前SK海力士、三星、美光均表示近兩年HBM產能已售罄，近期，三星和SK海力士兩家表示為了滿足需求，他們將超過20%的DRAM產線轉換為HBM產線。隨著HBM3E和HBM4的持續推進，帶動行業生態發生變革，三大存儲原廠與臺積電比以往更加緊密的聯系在一起。


優異性能把持下，HBM勢不可擋

業界有把HBM歸入先進封裝行列的，但更多是把HBM納入新型存儲器中。HBM其全稱High Bandwidth Memory，根本而言，是指基于2.5/3D先進封裝技術，把多塊DRAM Die像疊羅漢一樣堆疊起來的新型存儲器。至于行業將其歸入先進封裝，則是因為目前幾乎所有的HBM系統都高度綁定臺積電先進封裝技術CoWos。

HBM通過2.5D CoWoS封裝和AI算力芯片結合，充分釋放算力性能。除了CoWoS先進封裝技術外，業界目前還有許多強化HBM功能的在研先進封裝技術，如臺積電的下一代晶圓系統平臺CoW-SoW、SK海力士的HBM以硅通孔技術（TSV：Through Silicon Via）、批量回流模制底部填充（MR-MUF：Mass Reflow-Molded Underfill）先進封裝、三星的非導電薄膜熱壓縮TC-NCF（thermal compression with non-conductive film）等等。作為影響著HBM產業未來發展的封裝技術，下文還將會詳細介紹。

如上圖所示，HBM是由多個DRAM堆疊而成，主要利用TSV（硅通孔）和微凸塊（Micro bump）將裸片相連接，多層DRAM die再與最下層的Base die連接，然后通過凸塊（Bump）與硅中階層（interposer）互聯。同一平面內，HBM與GPU、CPU或ASIC共同鋪設在硅中階層上，再通過CoWoS等2.5D先進封裝工藝相互連接，硅中介層通過CuBump連接至封裝基板上，最后封裝基板再通過錫球與下方PCB基板相連。該產品巧妙的設計大大縮小了尺寸面積，容量擴大的同時，實現了高帶寬、低延遲、低功耗的效果。

AI時代隨著計算需求的不斷提升，高端GPU、存儲器等需求供不應求。當前GPU補位CPU功能，并不斷強化自身算力。但是處理器的性能以每年大約55%速度快速提升，而內存性能的提升速度則只有每年10%左右。目前傳統顯存GDDR5等也面臨著帶寬低、功耗高等瓶頸，GPU\CPU也算不過來了。

GPU顯存一般采用GDDR或者HBM兩種方案，但行業多數據顯示，HBM性能遠超GDDR。此處來看看AMD關于HBM與DDR（Double Data Rate）內存的參數對比，以業界最為火爆的GDDR5為例。

根據AMD數據，從顯存位寬來看，GDDR5為32-bit,HBM為其四倍，達到了1024-bit；從時鐘頻率來看，HBM為500MHz，遠遠小于GDDR5的1750MHz；從顯存帶寬來看，HBM的一個stack大于100GB/s,而GDDR5的一顆芯片為25GB/s。在數據傳輸速率上，HBM遠高于GDDR5。而從空間利用角度來看，HBM由于與GPU封裝在一塊，從而大幅度減少了顯卡PCB的空間，而GDDR5芯片面積為HBM芯片三倍，這意味著HBM能夠在更小的空間內，實現更大的容量。因此，HBM可以在實現高帶寬和高容量的同時節約芯片面積和功耗，被視為GPU存儲單元理想解決方案。

但是HBM對比GDDR5/DDR5等依舊存在一定劣勢。TrendForce集邦咨詢研究顯示，在相同制程及容量下，HBM顆粒尺寸較DDR5大35%~45%；良率（包含TSV封裝良率），則比起DDR5低約20%~30%；生產周期（包含TSV）較DDR5多1.5-2個月，整體從投片到產出與封裝完成需要兩個季度以上。從長遠發展角度看，在AI浪潮之下，業界大廠率先考慮搶奪HBM就變得十分合理了。

據TrendForce集邦咨詢最新研究，三大原廠開始提高先進制程的投片，繼存儲器合約價翻揚后，公司資金投入開始增加，產能提升將集中在今年下半年，預期1alpha nm（含）以上投片至年底將占DRAM總投片比重約40%。其中，HBM由于獲利表現佳，加上需求持續看增，故生產順序最優先。但受限于良率僅約50~60%，且晶圓面積相較DRAM產品，放大逾60%，意即所占投片比重高。以各家TSV產能來看，至年底HBM將占先進制程比重35%，其余則用以生產LPDDR5(X)與DDR5產品。

目前HBM已然成為AI服務器、數據中心、汽車駕駛等高性能計算領域的標配，未來其適用市場還在不斷拓寬。據TrendForce集邦咨詢研究顯示，產能方面，2023~2024年HBM占DRAM總產能分別是2%及5%，至2025年占比預估將超過10%。產值方面，2024年起HBM之于DRAM總產值預估可逾20%，至2025年占比有機會逾三成。展望2025年，由主要AI解決方案供應商的角度來看，HBM規格需求大幅轉向HBM3e，且將會有更多12hi的產品出現，帶動單芯片搭載HBM的容量提升。2024年的HBM需求位元年成長率近200%，2025年可望將再翻倍。


“連接”與“堆疊” ，3D混合鍵合成HBM新趨勢

HBM制造的核心，包括TSV和封裝，垂直堆疊等技術。

根據《半導體工藝與設備》介紹，TSV不采用傳統的布線方法來連接芯片與芯片，而是通過在芯片上鉆孔并填充金屬等導電材料以容納電極來垂直連接芯片。

在制作帶有TSV的晶圓后，通過封裝在其頂部和底部形成微凸塊，然后連接這些凸塊。由于 TSV 允許凸塊垂直連接，因此可以實現多芯片堆疊。

目前HBM的堆疊技術包括MR-MUF以及TC-NCF等：

其中，MR-MUF（向上堆疊方式，Mass Reflow – Molded Underfill），是指將半導體芯片堆疊后，為了保護芯片和芯片之間的電路，在其空間中注入液體形態的保護材料，并固化的封裝工藝技術。

與每堆疊一個芯片鋪上薄膜型材料的方式對比，工藝效率高，散熱方面也更有效；

具體步驟：

1、連接芯片的微凸塊采用金屬塑封材料；

2、一次性融化所有的微凸塊，連接芯片與電路；

3、芯片與芯片之間或者芯片與載板之間的間隙填充，絕緣和塑封同時完成。

而TC-NCF（Thermo Compression – Non-Conductive Film，非導電薄膜），是一種在芯片之間使用薄膜進行堆疊的方法，與MR-MUF相比，該互連技術導熱率較低；速度較慢；

此前，SK 海力士在HBM2e中使用 TC-NCF。

而到了HBM4時代后，海力士正在加速開發新工藝“混合鍵合”（Hybrid Bonding ），并將成為未來新趨勢。

截止目前， HBM的DRAM芯片之間通過“微凸塊”材料進行連接，通過混合鍵合，芯片可以在沒有凸塊的情況下連接，從而顯著減小芯片的厚度；

當間距小到20um以內，熱壓鍵合過程中細微傾斜使得釬料變形擠出而發生橋連短路，難以進一步縮減互聯間距；

HBM芯片標準厚度為720um，預計2026年左右量產的第六代HBM4需要縱向垂直堆疊16層DRAM芯片，當前的封裝技術很難讓客戶滿意，所以混合鍵合的應用被認為是必然的趨勢；

2023年海力士用于第三代HBM產品（HBM2e）測試混合鍵合技術，規格低于HBM4產品；

同時海力士擬計劃將新一代的HBM與邏輯芯片堆疊在一起，取消硅中介層。


HBM4取得革命性突破

在人工智能和高性能計算領域的驅動下，對內存帶寬的需求與日俱增。作為下一代高帶寬內存技術，HBM4正在引領存儲革命，開啟性能的新境界。

主旨一: HBM4采用2048位寬內存接口，理論帶寬可超1.5TB/s，接口位寬翻倍，傳輸速度再次大幅提升。這不僅有助于減少顯卡所需內存堆棧數量，優化設計，更為未來帶來無限可能。

三星電子、SK海力士和美光等龍頭企業正在為HBM4做最后的沖刺準備。三星計劃在2025年推出HBM4產品，并將HBM產能大幅增加，到2026年將比2023年增長13.8倍。三星正在開發代號為＂雪亮＂的第六代HBM芯片，計劃將緩存芯片整合在內存堆疊的底層，實現芯片級整合。

SK海力士則與臺積電簽署合作備忘錄，計劃在2026年量產HBM4產品。雙方將優化SK海力士HBM與臺積電CoWoS先進封裝技術的整合，共同應對客戶需求。SK海力士預計到2030年，其HBM年出貨量將達到1億顆，并將在美國印第安納州建廠生產HBM。

美光公司表示，其HBM4將提供36GB和64GB兩種容量，帶寬為1.5-2TB/秒，但暫不考慮芯片級整合方案。美光正在加大HBM3E產能，并著手開發HBM4。

主旨二: HBM4有望與邏輯芯片整合，實現3D堆疊，可進一步縮小尺寸，提高性能和容量。但散熱成為重大挑戰需解決。

SK海力士計劃將HBM4與GPU芯片整合，消除傳統HBM設置中的緩沖層，直接將HBM4堆疊在邏輯芯片上。這種創新方案雖然可簡化芯片設計、降低成本，但功耗和散熱問題亟待解決。

專家表示，如果在未來2-3代內解決了發熱問題，HBM和GPU就能像一個整體一樣運作，不再需要緩沖層。這也意味著內存和邏輯芯片將共享相同的工藝技術，在同一制造廠生產，以確保最佳性能，但內存成本將大幅上升。

業內人士預測，在未來10年內，＂半導體游戲規則＂可能會改變，內存和邏輯芯片之間的區別將變得無關緊要。內存和邏輯芯片的融合趨勢不可避免。

主旨三: 標準制定組織JEDEC放寬了HBM4高度限制，允許775微米高度，為混合鍵合技術留出時間，有利于內存廠商推進HBM4創新和應用。

JEDEC決定將HBM4的12層和16層堆疊包裝厚度放寬至775微米，這對主要內存制造商的未來封裝投資趨勢將產生重大影響。此前，制造商一直在為HBM4的720微米厚度限制做準備，計劃采用新的混合鍵合技術。

如果包裝厚度放寬至775微米，16層DRAM堆疊的HBM4就可以使用現有的鍵合技術實現。這一調整可能會推遲混合鍵合技術的推出時間，或許要等到第七代HBM問世時才會采用。內存廠商的工程師們將專注于現有鍵合技術的升級。

主旨四: 三家廠商在HBM4技術路線上存在分歧，但都在為獲得更大的市場份額而激烈競爭。

三星和SK海力士計劃采用芯片級整合，而美光暫不考慮這種方案。三家公司在客戶定制化需求、內存與邏輯芯片的整合方式等問題上存在分歧。

他們都意識到HBM4對于AI和高性能計算的重要性。HBM4將為這些領域帶來極高的內存帶寬，是未來發展的關鍵技術。三家廠商正在為獲得更大的市場份額而激烈競爭，他們都希望在這場技術革命中占據領先地位。

臺積電的最新封裝技術助陣

在北美技術研討會上，臺積電推出了下一代晶圓系統平臺——CoW-SoW——該平臺將實現與晶圓級設計的 3D 集成。該技術建立在臺積電 2020 年推出的 InFO_SoW 晶圓級系統集成技術的基礎上，該技術使其能夠構建晶圓級邏輯處理器。到目前為止，只有特斯拉在其 Dojo 超級計算機中采用了這項技術，臺積電表示該計算機現已投入生產。

在即將推出的 CoW-SoW 平臺中，臺積電將在其晶圓系統平臺中合并兩種封裝方法——InFO_SoW 和集成芯片系統 (SoIC)。通過使用晶圓上芯片 (CoW) 技術，該方法將能夠將存儲器或邏輯直接堆疊在晶圓上系統之上。新的CoW_SoW技術預計將在2027年實現大規模生產，但實際產品何時上市還有待觀察。

據了解，臺積電的CoW-SoW專注于將晶圓級處理器與HBM4內存集成。這些下一代內存堆棧將采用 2048 位接口，這使得將 HBM4 直接集成在邏輯芯片頂部成為可能。同時，在晶圓級處理器上堆疊額外的邏輯以優化成本也可能是有意義的。

“因此，在未來，使用晶圓級集成[將允許]我們的客戶將更多的邏輯和存儲器集成在一起，”臺積電業務開發副總裁Kevin Zhang說。“SoW 不再是虛構的；我們已經與客戶合作生產一些已經到位的產品。我們認為，通過利用我們先進的晶圓級集成技術，我們可以為客戶提供非常重要的產品使他們能夠繼續增強能力，為他們的人工智能集群或[超級計算機]引入更多計算、更節能的計算。”

一般而言，晶圓級處理器（即 Cerebras 的 WSE），特別是基于 InFO_SoW 的處理器，可提供顯著的性能和效率優勢，包括高帶寬和低延遲的核心到核心通信、低功率傳輸網絡阻抗以及高能源效率。作為額外的好處，此類處理器還具有“額外”核心形式的額外冗余。

然而，InFO_SoW技術有一定的局限性。例如，使用這種方法制造的晶圓級處理器完全依賴于片上存儲器，這可能無法滿足未來人工智能的需求（但目前來說很好）。CoW-SoW 將解決這個問題，因為它將允許將 HBM4 放置在此類晶圓上。此外，InFO_SoW晶圓采用單節點加工，該節點不支持3D堆疊，而CoW-SoW產品將支持3D堆疊。