RISC-V具有高度可定制、模塊化、場景多樣的特點，在為計算產業帶來高效、靈活、開放、易協作等一系列優勢的同時，也對芯片的驗證調試帶來新的考驗。在近日舉行的第五屆RISC-V中國峰會（以下簡稱“峰會”）上，如何從IP、EDA等設計工具層面，提升RISC-V處理器的開發、驗證和調試效率，以充分發揮RISC-V指令集的優勢，成為業界關心的焦點。

新的驗證方法學：提升RISC-V處理器驗證效率和質量

仿真驗證是芯片實現設計目標和功能正確的必備步驟，直接影響芯片設計的成功率。在峰會展區，記者在思爾芯、芯華章等EDA企業展臺都看到了原型驗證平臺。據思爾芯工作人員介紹，基于FPGA原型驗證平臺和操作系統，RISC-V設計企業可以將寫好的代碼通過FPGA進行硬件實現和模擬，繼而開展功能開發和Debug，完整這套流程后就可以進行客戶演示。“這樣的好處有兩個，一是給客戶信心；二是客戶可以將這套完整的、堪比流片后的環境融入自己的系統，做進一步的開發。”

思爾芯原型驗證平臺

目前，RISC-V處理器常用的仿真框架是協同仿真驗證，其原理是將待測設計（DUT）與參考模型（REF）一起仿真。DUT每執行一條指令，REF也執行一條指令，并且對比二者執行指令之后的結果是否一致。

但RISC-V的技術趨勢，正在給協同仿真驗證帶來挑戰。首先是RISC-V指令集的復雜度迅速膨脹。比如RVA23有33個必選擴展、830頁指令集手冊，相比2019年已經翻倍，且不同的RISC-V擴展有不同的驗證需求，導致驗證難度提升。其次是處理器的電路仿真速度正在放慢。尤其是最常使用的軟件仿真，其速度隨著處理器規模擴大而大幅下降。

為了改善芯片驗證質量與效率，產業界轉向基于Emulator（硬件仿真器）、FPGA的硬件仿真平臺，其特點在于將REF部署在Host環境，以軟硬件（RTL-Host）通信為核心，利用PCIE、以太網、InfiniBand等連接手段在軟件（Host側）和硬件（RTL側）之間傳遞信息，實現了對電路仿真的數量級加速。比如香山團隊長期維護的DiffTest框架，已經支持硬件仿真加速。

但香山團隊發現，RTL-Host架構帶來的通信開銷，限制了DiffTest對香山等復雜處理器的驗證加速效果。面向這一瓶頸，香山團隊提出了SVM（可綜合驗證方法），把整個REF映射到FPGA上或者Emulator上，使REF與DUT的通信都在片上完成，從而避免通信開銷。

但SVM架構的構建，也面臨一些挑戰。對此，香山團隊進行了一系列技術和模型創新。

一是如何確保REF的電路代碼實現。REF通常為軟件指令集模擬器，如何用硬件描述和實現，尚處于空白。香山團隊采用了語義代碼遷移技術，通過構造指令操作樹，將Spike的基本語義轉變成REF或者RTL的語義，支持指令功能、控制和狀態寄存器(CSR)、常量等語義信息自動遷移。

二是如何提升硬件REF的執行效率。香山團隊提出了硬件參考模型(SRef)設計：當DUT提交N條指令，SRef執行N條指令，并對比結果。同時，通過全流水無阻塞的工作流程，消除RISC-V指令間的控制依賴。

三是如何提升SVM框架的可調試性。香山團隊提出了一種可綜合的調試技術，當CPU執行出錯時，將REF轉換為獨立執行的通用CPU。這意味著REF可以作為CPU去讀取片上提取器，判斷是哪個硬件化斷言出錯，從而用于調試。

隨著香山處理器迭代到第三代架構“昆明湖”，核心數量增加至16核，并構建了面向高性能計算場景的系統級SoC架構，其CPU系統復雜性進一步提升，亟需大規模FPGA平臺與自動化工具鏈。圍繞香山昆明湖16核CPU的大級聯FPGA系統驗證，香山團隊與EDA企業合見工軟進行了實踐。

昆明湖處理器驗證挑戰

合見工軟驗證產品線市場總監曹夢俠表示，構建大型FPGA系統有三個難點。首先是如何將大規模設計切割到不同的FPGA中，這是困擾產業界幾十年的難題；其次是切割后如何保證功能正確；再次是怎么建立精確的時序模型。

面向以上難點，合見工軟和香山團隊建立了提出了一套系統化的多核處理器 FPGA驗證方法論，包括設計移植與適配、編譯迭代效率與資源優化使用的最大化平衡、漸進式啟動策略與軟硬協同調試技術。

基于這套方法論，雙方實現了四個成果。一是自動化的編譯流程。除了必要的Porting之外，時鐘轉換、自動分割、TDM IP綁定等關鍵工作都可以交給EDA工具，讓用戶將最寶貴的時間留給項目本身。二是達成了性能目標，在16核完整版本中將CPU主時鐘穩定運行在10.2 MHz。三是在FPGA原型驗證平臺上，完整運行一個未經裁剪的、可啟動OS的16核高性能昆明湖RISC-V處理器系統。四是相比傳統方法，整體驗證效率提升約40%，大幅縮短產品上市時間。

未來，雙方希望EDA企業協同推動RISC-V驗證方法學標準化。北京開源芯片研究院（以下簡稱“開芯院”）高級工程師李賢飛表示，希望EDA廠商能開發更多支持CPU核心之外驗證場景的特性，包括動態功耗驗證和低功耗驗證。同時，開芯院希望與EDA廠商一起構建工具鏈，包括Emulator與UVHS（原型驗證）的混合驗證模式；在多核驗證方法學上，構建存儲一致性協議的驗證方法學，探索跨核事件的追蹤框架。此外，基于EDA廠商提供的新方案、新技術和新方法，探索溫榆河NOC的相關應用，開發基于Emulator的CPU Tracer類的調試工具，并增加功耗—性能聯合分析能力，為SoC設計提供更全面的評估維度。

更精微的工具鏈：釋放RISC-V可定制可擴展優勢

可定制、可擴展是RISC-V的天然優勢，但要讓開發者便捷高效地開發出能運行在CPU上的定制化指令，依然需要工具鏈從更細顆粒度予以支持。

在演講中，晶心科技介紹了其Andes ACE框架與AndesCycle模擬平臺，助力加速RISC-V自定義指令的開發與驗證流程。據晶心軟件工程師顏敬哲介紹，開發者將ACE定義文件和精簡Verilog文件提交至ACE框架的COPILOT代碼生成器，就能獲取C語言編程輔助函數接口、匯編器、OpenOCD調試工具等所需的擴展文件。COPILOT還會自動生成控制邏輯（ACE引擎）與指令模塊的Verilog代碼，開發者可將這些代碼集成至現有的AndesCore處理器架構，從而得到定制化的CPU指令。接下來，開發者可基于AndesCycle模擬器，對指令進行性能分析和調試，從而加速自定義指令的開發。

基于RISC-V指令集的ASIC（專用集成電路）芯片被視為AI芯片架構創新的重要契機。威爾遜研究小組研報顯示，ASIC項目平均50%的時間用于驗證，驗證耗時最少的項目通常復用經過預驗證的IP模塊。反之，驗證耗時較長的項目往往涉及大量新開發的IP模塊。

為降低RISC-V企業的IP驗證成本，西門子EDA團隊帶來了端到端RISC-V調試和追蹤解決方案Ultra Sight-V，包括硬件IP層面的運行控制、高效追蹤、高效調試IP、經過預驗證和量產驗證的IP、UVM（通用驗證方法學）驗證環境、系統可擴展性等，USB、JTAG、AXI等接口，主機軟件套件和兼容第三方工具的用戶環境。在調試RISC-V核心的IP硬件中，西門子團隊提供了RISC-V高效追蹤（E-Trace），能夠對RISC-V指令進行高度壓縮。開啟RISC-V追蹤的可擴展功能后，壓縮率——即測試基準程序的BPI（記錄一條指令所需比特數）下降40%。這意味著利用E-Trace進行追蹤，在相同時間下消耗的帶寬更少，在相同的存儲空間和帶寬下可以追溯更長時間之前發生的錯誤。

隨著RISC-V生態系統的快速發展，SoC系統建模需求日益增長。當前主流的RISC-V仿真工具主要包括QEMU、Spike和Gem5，其建模優勢各有不同，比如QEMU運行性能較強，Spike開發較容易，Gem5模擬精度高且可兼容SystemC TLM。但也存在一些痛點。一是QEMU、Spike的精度僅為functional水平，至少需將其精度提升至Near-Cycle級別，才能支持Profiling（性能分析）等工具的擴展。二是QEMU、Spike不支持SystemC TLM-2.0——作為通過事務級通信抽象的標準化接口，SystemC TLM-2.0實現了不同廠商RISC-V模型在同一虛擬平臺上的即插即用兼容性，方便集成到第三方VP。三是模型軟件接口不友好，沒有為集成自定義指令提供足夠便利。

各類仿真工具建模特點

面向以上痛點，芯來科技構建了Nuclei Model。據芯來科技建模工程師徐子泰介紹，Nuclei Model在ISS基礎上建立Timing Model（時序模型），使RISC-V SoC系統達到 Near Cycle的建模精度。構建時序模型之后，還需進行Profiling。Nuclei Model有兩種Profiling方式，其一是將指令解碼后，將PC（程序計數器）和Cycle（周期數）輸出給Profiling處理單元，再通過Gprof等性能分析工具呈現CPU占用率，進而分析性能瓶頸。其二是通過火焰圖，芯來團隊結合了Flame Chart和Flame Graph兩種火焰圖的優點，實現了帶時間軸屬性，調用棧關系以及多線程應用程序可視化等特點的火焰圖。基于Profiling定位熱點函數后，再結合自定義指令，可以快速優化算法程序。

為了進一步發揮RISC-V“任何用戶都可以不受限制地獲得RISC-V指令集”的開放性優勢，中國科學院大學于2019年啟動“一生一芯”開源處理器芯片教學流片實踐項目計劃，以開源處理器芯片為切入點，讓學生可以帶著自己設計的處理器芯片畢業。中國科學院計算所副研究員解壁偉在峰會現場表示，RISC-V的價值在于人人都可以定制自己的芯片，這一目標的實現需要開源EDA。

“開源EDA的作用，就如GCC等開源編譯器之于開源軟件生態。”解壁偉表示。其所在的開源芯片生態團隊推出了ECOS Studio開源芯片設計解決方案，推動EDA工具及工具鏈開源，構建基于開源EDA工具鏈的SoC和后端學習流程及講義。據悉，這套解決方案已經在今年7月“一生一芯”暑期宣講會正式開放內測。