臺積電下半年5nm接單滿載，優化版4nm明年進入量產，已獲蘋果、高通、聯發科、博通、英特爾等大廠采用，但3nm推進面臨芯片設計復雜度及晶圓代工成本大幅拉高等問題，關鍵在于新款極紫外光（EUV）曝光機采購金額創新高，產出吞吐量（throughput）提升速度放緩，恐將導致3nm晶圓代工價格逼近3萬美元。
由于3nm晶圓代工價格過高恐影響客戶制程微縮速度，為了在明年之后加速客戶5nm產品線轉換至3nm，并維持先進制程依循摩爾定律推進軌道，設備業界透露，臺積電將啟動EUV持續改善計劃（Continuous Improvement Plan，CIP），希望在略為增加芯片尺寸的同時，減少先進制程EUV光罩使用道數，以降低3nm「曲高和寡」問題。臺積電近幾年擴大采購EUV曝光機，下半年5nm產能全開，包括蘋果A15應用處理器及M1X／M2計算機處理器、聯發科及高通新款5G手機芯片、AMD Zen 4架構計算機及服務器處理器等將陸續導入量產。臺積電為了維持技術領先，由5nm優化后的4nm將在明年進入量產，全新3nm也將在明年下半年導入量產，然而客戶端對于延長使用4nm或采用全新3nm態度搖擺，關鍵差別在于EUV光罩層數多寡決定了晶圓代工價格高低。業者分析，EUV曝光機價格愈來愈高，下半年即將推出的NXE：3600D價格高達1.4～1.5億美元，產出吞吐量每小時可達160片12吋晶圓，與上代機型相較增加幅度不大。而由制程上來看，4nm主要是以5nm進行優化，EUV光罩層大約在14層以內，但3nm預計將采用25層EUV光罩層，所以3nm晶圓代工價格恐怕上看3萬美元，并不是所有客戶都愿意買單。為了降低客戶產品線由5nm向3nm推進速度放緩的疑慮，臺積電啟動EUV CIP計劃改善制程，希望透過減少EUV光罩層使用道數及相關材料，例如將3nm的25層EUV光罩層減少至20層。設備業者指出，雖然芯片尺寸將因此略為增加，但若計劃成功可以有效降低生產成本及晶圓價格，加快客戶產品線轉向3nm。
臺積電今后三年的1,000億美元資本支出，有80％將用于擴充先進制程產能，而隨著臺積電先進制程向3nm及2nm發展，又以極紫外光（EUV）產能建置將占千億美元預算的最大比重。因此，若能透過EUV CIP計劃，減少EUV采購量，將有助臺積提高自由現金流量。臺積電要在5nm及更先進制程維持領先，近年來積極買進EUV曝光機并維持產能優勢。根據臺積電于日前召開的技術論壇中指出，EUV曝光機累計裝機數量到2020年已占全球總機臺數量的50％，2020年為止采用臺積電EUV技術生產的晶圓，占累計EUV曝光晶圓數的65％。隨著臺積電Fab 18廠第五期至第八期的3nm產能在未來2～3年逐步完成建置并進入量產，以及美國亞利桑那州12吋廠第一期在2024年后進入量產，采用臺積電EUV技術曝光的晶圓數將呈現等比級數成長，坐穩全球擁有最大EUV產能的半導體廠寶座，但也得付出龐大的投資成本。然而EUV曝光機持續推陳出新，不僅耗電量大得驚人，產出吞吐量（throughput）仍有很大的改善空間。況且， 先進制程投資金額愈來愈高，能夠支付如此龐大晶圓代工費用的半導體廠已經沒有幾家，雖然臺積電現在有蘋果、NVIDIA、AMD、高通、聯發科、英特爾、博通、邁威爾（Marvell）、賽靈思（Xilinx）等大客戶采用先進制程，但隨著三星晶圓代工積極擴產，英特爾加駕先進制程產能投資，臺積電面臨的競爭壓力將愈來愈大。對臺積電而言，EUV產能建置完成后最怕的就是客戶訂單量能不如預期，產能利用率過低將造成毛利率下滑壓力。因此，此次啟動EUV CIP計劃，若能有效減少3nm晶圓EUV光罩層數，在達成同樣產出量情況下將有助于減少EUV曝光機采購量，若每年減少1～2臺EUV機臺采購，資本支出也可降低3億美元，對于提高臺積電自由現金流量、降低折舊攤提費用增加幅度等都將有明顯幫助。
