2023 年，生成式AI如同當(dāng)紅炸子雞，吸引著全球的目光。

當(dāng)前，圍繞這一領(lǐng)域的競(jìng)爭(zhēng)愈發(fā)白熱化，全球陷入百模大戰(zhàn)，并朝著千模大戰(zhàn)奮進(jìn)。

大模型應(yīng)用需要處理大規(guī)模的數(shù)據(jù)，以O(shè)penAI的ChatGPT從第一代大約50億個(gè)參數(shù)，發(fā)展到GPT4.0大約將超過 1T 的參數(shù)，對(duì)算力的高需求不必多說。

在這場(chǎng)潮流中，AI芯片成為支撐引擎，為大模型應(yīng)用提供強(qiáng)有力的支持。

在人工智能領(lǐng)域，大模型應(yīng)用的興起，讓芯片的發(fā)展來到了一個(gè)新高度。蓬勃發(fā)展的大模型應(yīng)用所帶來的特殊性需求，正推動(dòng)芯片設(shè)計(jì)行業(yè)邁向新紀(jì)元。眾多頂級(jí)的半導(dǎo)體廠商紛紛為大模型應(yīng)用而專門構(gòu)建AI芯片，其高算力、高帶寬、動(dòng)輒千億的晶體管數(shù)量成為大芯片的標(biāo)配。

逐漸的，先進(jìn)封裝技術(shù)如 CoWoS 成為 GPU 的主流選擇，先進(jìn)封裝技術(shù)與 HBM（HBM 作為一種高性能內(nèi)存解決方案被各大芯片廠商廣泛的應(yīng)用）是一對(duì)無法忽視的組合，通過多芯片堆疊提高了芯片之間的通信速度和能效，為大模型應(yīng)用提供強(qiáng)有力的支持。


芯片設(shè)計(jì)的要求越來越高

當(dāng)然，芯片設(shè)計(jì)行業(yè)的挑戰(zhàn)并不僅限于大模型應(yīng)用的迅速發(fā)展：

智能手機(jī)、物聯(lián)網(wǎng)設(shè)備、自動(dòng)駕駛汽車等應(yīng)用市場(chǎng)的發(fā)展，各個(gè)領(lǐng)域?qū)π酒囊笤絹碓礁?，因此，半?dǎo)體設(shè)計(jì)和制造商必須利用更精密和復(fù)雜的設(shè)計(jì)方法來滿足這些新的需求。

正如在消費(fèi)電子領(lǐng)域，許多移動(dòng)和手持設(shè)備對(duì)低功耗的要求十分迫切。為了實(shí)現(xiàn)低功耗設(shè)計(jì)目標(biāo)，芯片設(shè)計(jì)商不得不采用先進(jìn)的低功耗技術(shù)，包括電源關(guān)斷技術(shù)（PSO）、多供電電壓（MSV）以及動(dòng)態(tài)電壓頻率縮放（DVFS）等技術(shù)。

隨著晶體管數(shù)量的急劇攀升與設(shè)計(jì)師面臨的驗(yàn)證場(chǎng)景越加豐富；特別是Chiplet技術(shù)的火熱也讓芯片設(shè)計(jì)復(fù)雜度，邁向新高峰。

Chiplet技術(shù)被認(rèn)為是后摩爾時(shí)代繼續(xù)提高算力密度的重要技術(shù)之一，也獲得了大模型AI芯片的青睞。

Chiplet技術(shù)將芯片分割成更小的模塊，使得芯片可以采用異構(gòu)設(shè)計(jì)，即不同的模塊可以由不同制造商提供，這為芯片設(shè)計(jì)帶來更大的靈活性和創(chuàng)新空間（更有甚者認(rèn)為：Chiplet 技術(shù)正在改變半導(dǎo)體行業(yè)，其應(yīng)用前景潛力無限）。

根據(jù)研究機(jī)構(gòu) Omdia 報(bào)告，2024 年采用Chiplet 的處理器芯片的全球市場(chǎng)規(guī)模將達(dá) 58 億美元，到 2035 年將達(dá)到 570 億美元。

但也由于Chiplet的發(fā)展剛起步不久，其還面臨著非常多的挑戰(zhàn)，就以其堆疊的設(shè)計(jì)問題而言：電路設(shè)計(jì)和協(xié)議標(biāo)準(zhǔn)可謂之相輔相成。

Chiplet之間的通信雖然可以依靠傳統(tǒng)的高速Serdes電路來解決，甚至能完整復(fù)用PCIe這類成熟協(xié)議；但這些協(xié)議主要用于解決芯片間甚至板卡間的通信，在Chiplet之間通信用會(huì)造成面積和功耗的浪費(fèi)。

其次，通信協(xié)議是決定Chiplet能否“復(fù)用”的前提條件。如：Intel公司推出了AIB協(xié)議、TSMC和Arm合作推出LIPINCON協(xié)議，但在目前Chiplet仍是頭部半導(dǎo)體公司才會(huì)采用的技術(shù)，這些廠商缺乏與別的Chiplet互聯(lián)互通的動(dòng)力。（如：UCIe聯(lián)盟的誕生，或許可以實(shí)現(xiàn)了通信協(xié)議的統(tǒng)一，IP公司就有可能實(shí)現(xiàn)從“賣IP”到“賣Chiplet”的轉(zhuǎn)型）。

需要特別注意的是：Chiplet理念下的芯片設(shè)計(jì)新思路也是設(shè)計(jì)方法學(xué)在芯片設(shè)計(jì)上體現(xiàn)的一種。

要讓基于Chiplet的設(shè)計(jì)方法從“可用”變?yōu)椤昂糜谩保蛟S仍需一個(gè)相對(duì)成熟且完整的設(shè)計(jì)流程，以及研制配套的設(shè)計(jì)輔助工具。

Chiplet：從制造到封裝

當(dāng)下Chiplet無論是從設(shè)計(jì)還是制造，以及標(biāo)準(zhǔn)化上都擁有了較為成熟的生態(tài)，從這些生態(tài)中我們也可以看出為何越來越多的SoC選擇Chiplet設(shè)計(jì)。


EDA與IP

要說Chiplet生態(tài)除了造福下游一眾初創(chuàng)半導(dǎo)體企業(yè)外，也帶動(dòng)了EDA與IP廠商的創(chuàng)新和發(fā)展，甚至說他們是直接受益人也不為過。從IP廠商來說的話，目前被Chiplet生態(tài)中利用最多的莫過于接口IP的Chiplet，比如新思等IP廠商的產(chǎn)品。同時(shí)，類似以太網(wǎng)等接口IP往往無需用到最先進(jìn)的工藝，很適合用于節(jié)省芯片整體成本。

像Blue Cheetah這樣的IP廠商，也推出了為Chiplet定制的D2D互聯(lián)IP方案BlueLynx，支持到5nm、7nm、12nm和16nm的工藝節(jié)點(diǎn)，且不少Tier1和初創(chuàng)企業(yè)都將該方案用于其數(shù)據(jù)中心、網(wǎng)絡(luò)和AI芯片中。

至于相關(guān)通用計(jì)算類IP在公開Chiplet化的進(jìn)度上仍較為落后，畢竟這類IP往往是各大廠商最強(qiáng)競(jìng)爭(zhēng)力的體現(xiàn)。擁有足夠優(yōu)秀IP的廠商往往會(huì)選擇自研產(chǎn)品，而不是拿出來供市場(chǎng)公開重復(fù)利用。但RISC-V架構(gòu)下的IP廠商倒是對(duì)此更加開放，而Arm也有心將其用于特定的應(yīng)用中去，比如服務(wù)器CPU。

而EDA廠商目前對(duì)Chiplet生態(tài)的參與度也相當(dāng)高，包括新思、Cadence這些本身就有IP業(yè)務(wù)的廠商在內(nèi)，本身就有著全流程的EDA工具，自然也都早早參與到Chiplet生態(tài)的建設(shè)中來。與此同時(shí)，多個(gè)Chiplet設(shè)計(jì)的分層測(cè)試、診斷維護(hù)以及全面檢測(cè)功能也屬于EDA廠商的重心，畢竟這對(duì)于制造難易程度和長(zhǎng)期系統(tǒng)可靠性來說至關(guān)重要。

而國(guó)產(chǎn)EDA廠商在Chiplet設(shè)計(jì)上的進(jìn)度就有些慢了，目前絕大多數(shù)國(guó)產(chǎn)EDA廠商并沒有提供Chiplet對(duì)應(yīng)的方案，已知開始Chiplet相關(guān)技術(shù)研發(fā)的公司包括華大九天、合見工軟等廠商，考慮到國(guó)內(nèi)EDA廠商對(duì)這類先進(jìn)封裝方案的研究尚處于開始階段，也需要更多的時(shí)間積累才有概率趕上國(guó)際大廠。


制造與封裝

同樣在半導(dǎo)體制造端，絕大多數(shù)廠商都已經(jīng)開啟了Chiplet的進(jìn)程，出貨量也在逐漸上升，對(duì)于他們來說對(duì)Chiplet的支持反而會(huì)給他們帶來更多的訂單。以臺(tái)積電為例，Chiplet對(duì)于他們來說就是一個(gè)與3D堆疊技術(shù)完美結(jié)合的方案。

為此，臺(tái)積電于去年在其OIP合作伙伴生態(tài)下，成立了新的3DFabric聯(lián)盟，拉攏EDA/IP、DCA/VCA、內(nèi)存、OAST、基板與測(cè)試廠商，一同推進(jìn)Chiplet生態(tài)的發(fā)展。像AMD這樣的廠商，早就和臺(tái)積電合作打造了基于3D Chiplet技術(shù)的CPU和APU產(chǎn)品。

除了3DFabric的3D堆疊和先進(jìn)封裝技術(shù)外，臺(tái)積電還和EDA廠商合作打造了3Dblox這一標(biāo)準(zhǔn)，用于統(tǒng)一設(shè)計(jì)工具的工作流，讓客戶在臺(tái)積電的平臺(tái)上進(jìn)行3D Chiplet IC設(shè)計(jì)時(shí)，擁有更高的靈活度和易用性。

與此同時(shí)，Chiplet為封裝廠商創(chuàng)造了更多的機(jī)會(huì)，即便是初創(chuàng)企業(yè)也都有機(jī)會(huì)參與到最先進(jìn)的半導(dǎo)體制造流程中來。今年年初，長(zhǎng)電科技宣布其XDFOI Chiplet高密度多維異構(gòu)集成系列工藝已經(jīng)進(jìn)入穩(wěn)定量產(chǎn)階段，且同步實(shí)現(xiàn)國(guó)際客戶4nm節(jié)點(diǎn)的多芯片系統(tǒng)集成封裝產(chǎn)品出貨，最大可實(shí)現(xiàn)1500mm2的系統(tǒng)級(jí)封裝面積。


聯(lián)盟與規(guī)范

當(dāng)然了，作為力求席卷行業(yè)的一個(gè)技術(shù)，即便是不開源，也需要有一定的標(biāo)準(zhǔn)規(guī)范，比如上文中臺(tái)積電聯(lián)合EDA廠商推出的3Dblox。同時(shí)也需要行業(yè)個(gè)體和組織共同推動(dòng)，比如UCIe聯(lián)盟。UCIe聯(lián)盟作為成立尚不足兩年的Chiplet標(biāo)準(zhǔn)聯(lián)盟，已經(jīng)吸引了一大批巨頭和初創(chuàng)企業(yè)的加入。

在第一版UCIe 1.0規(guī)范中，聯(lián)盟定義了die-to-die I/O的物理層和協(xié)議，同時(shí)還有利用另外兩大行業(yè)標(biāo)準(zhǔn)PCIe和CXL的軟件棧模型。不過第一版僅僅只針對(duì)的是2D和2.5D的芯片封裝，并沒有對(duì)一些3D die-to-die 技術(shù)提供定義，畢竟這類3D封裝技術(shù)還是僅限于部分先進(jìn)制造廠商，且技術(shù)路線各有不同，但UCIe聯(lián)盟仍在進(jìn)行相關(guān)的努力。

不過即便是只有2D和2.5D封裝，UCIe也展現(xiàn)出了可觀的帶寬性能，根據(jù)今年ISC2023上公布的數(shù)據(jù)，2D封裝下的Chiplet可以實(shí)現(xiàn)4通道73GB/s的帶寬，而2.5D封裝下的Chiplet可以實(shí)現(xiàn)32通道630GB/s的帶寬。這樣的密度意味著其能效要遠(yuǎn)遠(yuǎn)大于標(biāo)準(zhǔn)的PCIe 5.0板載連接。

近日，UCIe聯(lián)盟也終于發(fā)布了1.1版本的新規(guī)范，為Chiplet生態(tài)系統(tǒng)又帶來了一些改進(jìn)，尤其是針對(duì)汽車行業(yè)。比如預(yù)測(cè)性失效分析和健康度檢測(cè)等，都是汽車這類高可靠性應(yīng)用中的關(guān)鍵特性。同時(shí)，1.1版本還引入了新的凸點(diǎn)圖降低了封裝成本。相信隨著UCIe規(guī)范的發(fā)展，以及越來越多的公司加入這一聯(lián)盟，過去的共享IP池也能逐漸變?yōu)槲磥淼墓蚕鞢hiplet池。

國(guó)內(nèi)企業(yè)的機(jī)遇

Chiplet發(fā)展的過程中，產(chǎn)業(yè)里面會(huì)有不同的公司從芯粒設(shè)計(jì)、標(biāo)準(zhǔn)開發(fā)、封裝技術(shù)等角度參與進(jìn)來，最終需要真正解決下游商業(yè)痛點(diǎn)問題，又能兼顧性能、成本等各方面因素，自然就成為了行業(yè)標(biāo)準(zhǔn)。

而在這個(gè)過程中，也給國(guó)內(nèi)企業(yè)帶來了新的發(fā)展機(jī)遇，近年來也有廠商在此展開動(dòng)作。

比如：芯動(dòng)科技推出了國(guó)產(chǎn)自主標(biāo)準(zhǔn)的INNOLINK Chiplet IP和HBM2E等高性能計(jì)算平臺(tái)技術(shù)，支持高性能CPU/GPUINPU芯片和服務(wù)器；為了讓IP更具象、更靈活的被應(yīng)用在Chiplet里面，芯原提出了IP as a Chip (laaC) 的理念，旨在以Chiplet實(shí)現(xiàn)特殊功能IP從軟到硬的"即插即用”，降低較大規(guī)模芯片的設(shè)計(jì)時(shí)間和風(fēng)險(xiǎn)。

此外，早在2020年北極雄芯即與國(guó)內(nèi)上下游共同發(fā)起了“中國(guó)Chiplet產(chǎn)業(yè)聯(lián)盟”，聯(lián)盟在2023年初推出了基于國(guó)產(chǎn)封裝供應(yīng)鏈優(yōu)化的《芯?；ヂ?lián)接口標(biāo)準(zhǔn)》，旨在為GPU、AI、大型SoC等高性能異構(gòu)集成芯片提供高性能、低成本的互聯(lián)方案，目前首個(gè)接口已經(jīng)回片測(cè)試成功。

對(duì)于國(guó)內(nèi)企業(yè)應(yīng)該如何更好地參與Chiplet產(chǎn)業(yè)生態(tài)，北極雄芯認(rèn)為，國(guó)內(nèi)企業(yè)應(yīng)基于國(guó)內(nèi)較大的市場(chǎng)需求，立足于“自主可控”供應(yīng)鏈的Chiplet商業(yè)落地模式更加符合現(xiàn)實(shí)客觀環(huán)境。在產(chǎn)業(yè)上下游共同推動(dòng)國(guó)內(nèi)Chiplet產(chǎn)業(yè)生態(tài)的建立，而在這個(gè)鏈條中Chiplet芯片設(shè)計(jì)公司的作用至關(guān)重要。設(shè)計(jì)公司最貼近下游客戶的需求，能夠綜合考慮下游場(chǎng)景的性能、功耗、成本敏感度等因素，準(zhǔn)確的定義各類“芯?！碑a(chǎn)品，從而反過來與上游IP廠商、晶圓廠商、封裝廠商、基板廠商共同推動(dòng)供應(yīng)鏈迭代升級(jí)，實(shí)現(xiàn)“自主可控”的國(guó)內(nèi)Chiplet產(chǎn)業(yè)生態(tài)，更具有現(xiàn)實(shí)意義。

據(jù)Gartner數(shù)據(jù)統(tǒng)計(jì)，基于Chiplet的半導(dǎo)體器件銷售收入在2020年僅為33億美元， 2022年已超過100億美元，預(yù)計(jì)2023年將超過250億美元，2024年將達(dá)到505億美元，復(fù)合年增長(zhǎng)率高達(dá)98%，市場(chǎng)空間巨大。

基于Chiplet的異構(gòu)集成芯片技術(shù)代表了“后摩爾時(shí)代”復(fù)雜芯片設(shè)計(jì)的研制方向。Chiplet這種將芯片性能與工藝制程相對(duì)解耦的技術(shù)為集成電路技術(shù)的發(fā)展開辟了一個(gè)新的發(fā)展路徑。