簡(jiǎn)單而言，異構(gòu)集成和Chiplet是將不同工藝制程、不同性質(zhì)的芯片以二維拆解或三維堆疊的方式，整合在一個(gè)封裝體內(nèi)的集成電路。3DIC產(chǎn)業(yè)在硅基集成電路產(chǎn)業(yè)發(fā)展的基礎(chǔ)上，增加了各類堆疊和互連技術(shù)，比如2.5D硅中介基板與硅通孔(TSV)。此外，在傳統(tǒng)封測(cè)產(chǎn)業(yè)的發(fā)展基礎(chǔ)上，也有技術(shù)的延展，比如支持超小互連密度的有機(jī)中介載板等。

從“單打獨(dú)斗”到“縱橫捭闔”

Chiplet中其實(shí)包含了很多EDA相關(guān)的新技術(shù)，比如說(shuō)與制造相關(guān)的功耗分析、散熱分析等。但目前，不但國(guó)外商業(yè)工具占據(jù)了EDA市場(chǎng)的大部分市場(chǎng)份額，現(xiàn)有的大部分也都是點(diǎn)工具和碎片化方案，都停留在單芯片流程和單芯片模式，無(wú)法高效承載多芯片模式下的Chiplet設(shè)計(jì)，尤其是在工藝適配完整方案方面。同時(shí)，Chiplet芯片的設(shè)計(jì)驗(yàn)證也對(duì)傳統(tǒng)EDA工具提出了新的要求，特別是在驗(yàn)證技術(shù)和工具方面，實(shí)際上已經(jīng)成為Chiplet發(fā)展的瓶頸之一。

芯華章科技首席市場(chǎng)戰(zhàn)略官謝仲輝指出，當(dāng)前這種以單一公司完成Chiplet SoC全系統(tǒng)設(shè)計(jì)為主的模式，在未來(lái)會(huì)被多廠商合作的新型Chiplet流程模式打破，并在IP建模、互連架構(gòu)分析等系統(tǒng)級(jí)性能(Performance)、功耗(Power)和功能(Function)驗(yàn)證方面，提出新的驗(yàn)證需求。

“要實(shí)現(xiàn)全新的Chiplet產(chǎn)業(yè)結(jié)構(gòu)，不能僅僅只解決制造問(wèn)題，必須要通過(guò)異構(gòu)、系統(tǒng)集成的方式，體現(xiàn)從系統(tǒng)設(shè)計(jì)出發(fā)的理念。”謝仲輝表示，在制程工藝逼近極限的當(dāng)下，半導(dǎo)體設(shè)計(jì)產(chǎn)業(yè)開(kāi)始更多考慮系統(tǒng)、架構(gòu)、軟硬件協(xié)同等要素，從系統(tǒng)應(yīng)用來(lái)導(dǎo)向、從應(yīng)用來(lái)導(dǎo)向去驅(qū)動(dòng)芯片設(shè)計(jì)，讓用戶得到更好的體驗(yàn)。

為此，芯華章也提出了針對(duì)性的“敏捷驗(yàn)證”方案，以低成本、高效率迭代為核心，明確指出“自動(dòng)和智能的快速迭代”、“提早進(jìn)行系統(tǒng)級(jí)驗(yàn)證”、“統(tǒng)一的數(shù)據(jù)庫(kù)和調(diào)試手段”三大技術(shù)方向，加速系統(tǒng)設(shè)計(jì)與架構(gòu)創(chuàng)新，從整體上降低芯片開(kāi)發(fā)的成本、風(fēng)險(xiǎn)和難度。

華大九天副總經(jīng)理郭繼旺在接受本刊采訪時(shí)稱，國(guó)內(nèi)EDA相對(duì)起步較晚，目前尚無(wú)成熟的Chiplet設(shè)計(jì)商用方案，工藝適配技術(shù)也才起步，和國(guó)外領(lǐng)先的各大EDA版圖工具還有一定的差距。“無(wú)論是國(guó)外還是國(guó)內(nèi)，在EDA方案中，高效智能的工藝適配Chiplet PDK及設(shè)計(jì)驗(yàn)證技術(shù)都是Chiplet設(shè)計(jì)面臨的一個(gè)重大瓶頸問(wèn)題。”他說(shuō)，業(yè)界迫切需要一套針對(duì)Chiplet設(shè)計(jì)和驗(yàn)證的EDA工具，并開(kāi)發(fā)適配Chiplet工藝以及EDA工具的先進(jìn)封裝PDK，再聯(lián)合Chiplet設(shè)計(jì)公司進(jìn)行設(shè)計(jì)驗(yàn)證，形成從制造、設(shè)計(jì)到EDA協(xié)同發(fā)展的閉環(huán)生態(tài)系統(tǒng)。

從設(shè)計(jì)方法學(xué)角度來(lái)看，從早期的規(guī)劃、布局布線，到驗(yàn)證分析，再到結(jié)合了封裝基板設(shè)計(jì)的各類技術(shù)，異構(gòu)集成和chiplet小芯片微系統(tǒng)與硅基模擬集成電路設(shè)計(jì)的方法學(xué)也是相似的。所以郭繼旺建議指出，國(guó)內(nèi)3DIC EDA的發(fā)展，可以以模擬芯片設(shè)計(jì)軟件技術(shù)為基礎(chǔ)，結(jié)合封裝設(shè)計(jì)的各個(gè)模塊進(jìn)行融合，并進(jìn)一步開(kāi)發(fā)缺失以及有差異化的模塊，形成一套3DIC微系統(tǒng)設(shè)計(jì)EDA全流程工具。

芯和半導(dǎo)體聯(lián)合創(chuàng)始人、高級(jí)副總裁代文亮博士則將異構(gòu)集成和Chiplet對(duì)EDA的影響歸結(jié)為兩個(gè)方面：首先，采用Chiplet技術(shù)將邏輯、模擬、存儲(chǔ)等功能模塊集成到單顆芯片后，傳統(tǒng)單一功能的分析變成了復(fù)雜的系統(tǒng)級(jí)協(xié)同仿真，如信號(hào)、電源、熱、應(yīng)力、版圖等方面的一致性設(shè)計(jì)，使得EDA工具需要應(yīng)對(duì)芯片設(shè)計(jì)與仿真越來(lái)越復(fù)雜的挑戰(zhàn)。

其次，單芯片規(guī)模呈現(xiàn)爆發(fā)性增長(zhǎng)，業(yè)界領(lǐng)先處理器芯片的晶體管集成已超千億，十分龐大，各單點(diǎn)分析工具的模型和接口設(shè)置轉(zhuǎn)換繁瑣，對(duì)EDA工具全流程自動(dòng)化提出了更高的要求，EDA工具設(shè)計(jì)效率要持續(xù)提高匹配芯粒發(fā)展的需求。

經(jīng)過(guò)十多年的積累和沉淀，芯和半導(dǎo)體已經(jīng)發(fā)布了Chiplet先進(jìn)封裝設(shè)計(jì)分析全流程EDA平臺(tái)，這是業(yè)界首個(gè)用于3DIC多芯片系統(tǒng)設(shè)計(jì)分析的統(tǒng)一平臺(tái)，為客戶構(gòu)建了一個(gè)完全集成、性能卓著且易于使用的環(huán)境。

據(jù)悉，該平臺(tái)提供了從架構(gòu)探索、物理實(shí)現(xiàn)、分析驗(yàn)證、信號(hào)完整性分析、電源完整性分析到最終簽核的3DIC全流程解決方案，是一個(gè)完全集成的單一操作環(huán)境，極大地提高3DIC設(shè)計(jì)的迭代速度，并做到了全流程無(wú)盲區(qū)的設(shè)計(jì)分析自動(dòng)化。它突破了傳統(tǒng)封裝技術(shù)的極限，同時(shí)支持芯片間幾十萬(wàn)根的互連，具備在芯片-中介層(Interposer)-封裝整個(gè)系統(tǒng)級(jí)別的協(xié)同仿真分析能力。

同時(shí)，該平臺(tái)還提供了設(shè)計(jì)分析自動(dòng)化功能，具備信號(hào)/電源完整性快速評(píng)估和優(yōu)化，通過(guò)專屬的散熱和降噪技術(shù)，大大減少設(shè)計(jì)迭代的次數(shù)。“速度-平衡-精度”三種仿真模式可以幫助工程師在Chiplet設(shè)計(jì)的每一個(gè)階段，根據(jù)自己的應(yīng)用場(chǎng)景選擇最佳的模式，以實(shí)現(xiàn)仿真速度和精度的權(quán)衡，更快地收斂到最佳方案。

緊密聯(lián)合先進(jìn)工藝

值得我們關(guān)注的，不是只有異構(gòu)集成和Chiplet技術(shù)。

后摩爾時(shí)代諸多新興應(yīng)用的興起，使得AI、GPGPU、HPC、自動(dòng)駕駛芯片的開(kāi)發(fā)成為市場(chǎng)熱點(diǎn)，也導(dǎo)致先進(jìn)工藝節(jié)點(diǎn)下的高端芯片規(guī)模、性能要求日益走高，驗(yàn)證復(fù)雜度呈幾何倍數(shù)增長(zhǎng)，開(kāi)發(fā)成本越來(lái)越昂貴。同時(shí)，由于大規(guī)模SoC的多核復(fù)用，業(yè)界也需要更新的設(shè)計(jì)方法學(xué)EDA工具來(lái)解決新的問(wèn)題。

分析數(shù)據(jù)顯示，28nm工藝開(kāi)發(fā)成本約4000萬(wàn)美元，16nm約9000萬(wàn)美元，而7nm直接飆升至2.5億美元，5nm就是4.5億美元，去年宣稱開(kāi)始量產(chǎn)的3nm為5.8億美元，2nm更是高達(dá)7億多美元，約合人民幣50億元。

另一方面，國(guó)內(nèi)芯片產(chǎn)業(yè)近幾年獲得了高速發(fā)展，為了讓產(chǎn)品獲得更好的市場(chǎng)競(jìng)爭(zhēng)力，必然會(huì)向先進(jìn)工藝邁進(jìn)，越來(lái)越多的IC設(shè)計(jì)企業(yè)迫切期望得到更貼近國(guó)內(nèi)芯片設(shè)計(jì)生態(tài)和應(yīng)用需要的EDA工具支撐，那么在緊密聯(lián)合先進(jìn)工藝，滿足行業(yè)需求、支持行業(yè)發(fā)展方面，國(guó)產(chǎn)EDA的表現(xiàn)又是怎樣的呢？

合見(jiàn)工軟副總裁劉海燕表示，現(xiàn)在開(kāi)發(fā)一款大規(guī)模芯片，驗(yàn)證工程師人數(shù)、驗(yàn)證時(shí)間和成本都在高速增長(zhǎng)，這對(duì)驗(yàn)證工具的性能有著很高的要求。另一方面，為了滿足對(duì)復(fù)雜功能的需求，市場(chǎng)上的大部分芯片都采用了多核結(jié)構(gòu)。隨著工藝節(jié)點(diǎn)趨近極限，晶圓廠已經(jīng)在探索是否能突破2納米甚至1納米的標(biāo)線，為了追求PPA和成本的最優(yōu)解，多核多Die正成為時(shí)下芯片設(shè)計(jì)的趨勢(shì)。

自從2021年正式運(yùn)營(yíng)以來(lái)，合見(jiàn)工軟僅在驗(yàn)證領(lǐng)域就已經(jīng)發(fā)布了從原型驗(yàn)證到數(shù)字仿真、調(diào)試、測(cè)試管理等多款產(chǎn)品。“國(guó)產(chǎn)EDA工具不再是補(bǔ)充中低端應(yīng)用市場(chǎng)，而是在對(duì)標(biāo)著國(guó)際最領(lǐng)先的產(chǎn)品。”劉海燕介紹稱，以合見(jiàn)工軟原型驗(yàn)證平臺(tái)UV APS為例，該產(chǎn)品可支持10億門以上的芯片設(shè)計(jì)規(guī)模，提供基于時(shí)序驅(qū)動(dòng)的自動(dòng)分割，平臺(tái)的性能及指標(biāo)可超越國(guó)際最領(lǐng)先的原型驗(yàn)證產(chǎn)品。自面世以來(lái)，已經(jīng)在高性能計(jì)算、5G通信、GPU、人工智能、汽車電子等國(guó)內(nèi)頭部企業(yè)中成功部署應(yīng)用，對(duì)優(yōu)化國(guó)產(chǎn)芯片開(kāi)發(fā)效率、節(jié)省芯片設(shè)計(jì)成本起到了決定性作用，填補(bǔ)了國(guó)內(nèi)硬件仿真編譯器技術(shù)領(lǐng)域的空白。

要應(yīng)對(duì)Chiplet在先進(jìn)封裝的挑戰(zhàn)，打破在復(fù)雜多維空間系統(tǒng)級(jí)設(shè)計(jì)互連，實(shí)現(xiàn)數(shù)據(jù)的一致性和信號(hào)、電源、熱、應(yīng)力的完整性，合見(jiàn)工軟先后發(fā)布了先進(jìn)封裝協(xié)同設(shè)計(jì)環(huán)境UVI和其功能增強(qiáng)版。UVI增強(qiáng)版首次真正意義上實(shí)現(xiàn)了系統(tǒng)級(jí)Sign-off功能，可在同一設(shè)計(jì)環(huán)境中導(dǎo)入多種格式的IC、Interposer、Package和PCB數(shù)據(jù)，支持全面的系統(tǒng)互連一致性檢查(System-Level LVS)，同時(shí)在檢查效率、圖形顯示、靈活度與精度上都有大幅提升。

而在謝仲輝看來(lái)，在后摩爾時(shí)代工藝逼近極限，先進(jìn)工藝技術(shù)受限的情況下，更應(yīng)該善用前端EDA工具來(lái)進(jìn)行技術(shù)創(chuàng)新，走出一條差異化的發(fā)展道路。為了達(dá)成系統(tǒng)、應(yīng)用對(duì)芯片的要求，將促使大家更多從系統(tǒng)設(shè)計(jì)角度出發(fā)，通過(guò)系統(tǒng)、架構(gòu)的創(chuàng)新，以應(yīng)用導(dǎo)向驅(qū)動(dòng)芯片設(shè)計(jì)，實(shí)現(xiàn)對(duì)系統(tǒng)能力的提升，降低對(duì)先進(jìn)工藝的依賴。

也就是說(shuō)，通過(guò)借助先進(jìn)的數(shù)字前端EDA工具，加速芯片設(shè)計(jì)中的算法創(chuàng)新和架構(gòu)創(chuàng)新，從而賦能系統(tǒng)級(jí)應(yīng)用創(chuàng)新，某種程度上可以彌補(bǔ)芯片制程工藝落后帶來(lái)的影響，降低對(duì)傳統(tǒng)工藝的依賴和限制，降低芯片供應(yīng)鏈的風(fēng)險(xiǎn)。

但其實(shí)，供應(yīng)鏈和生態(tài)鏈的建設(shè)始終是國(guó)產(chǎn)EDA發(fā)展和突破的難點(diǎn)之一。EDA行業(yè)本身是為半導(dǎo)體產(chǎn)業(yè)服務(wù)的，必須和整個(gè)半導(dǎo)體產(chǎn)業(yè)共同發(fā)展，先進(jìn)工藝、先進(jìn)封裝和先進(jìn)設(shè)計(jì)必須伴隨著EDA一起成長(zhǎng)，因?yàn)闆](méi)有生態(tài)鏈就不存在EDA工具的使用。

舉例而言，IC設(shè)計(jì)公司需要EDA工具能夠支持晶圓廠的PDK工藝，否則就不敢貿(mào)然使用，畢竟一旦設(shè)計(jì)出來(lái)的東西不符合晶圓廠工藝需要，造成的損失是不可估量的。然而，晶圓廠對(duì)中小EDA工具的認(rèn)證卻并不感興趣——配合EDA工具做評(píng)估認(rèn)證需要耗費(fèi)晶圓廠的技術(shù)精力，而認(rèn)證完畢加入到晶圓廠PDK工藝后，客戶一旦在使用過(guò)程中出現(xiàn)了問(wèn)題，晶圓廠同樣要承擔(dān)巨大的風(fēng)險(xiǎn)。

代文亮博士分享了芯和過(guò)去幾年內(nèi)在生態(tài)鏈構(gòu)建方面的經(jīng)驗(yàn)和成績(jī)。由于常年服務(wù)于國(guó)內(nèi)外龍頭設(shè)計(jì)公司和晶圓制造廠，芯和與所有主流晶圓廠、封裝廠、全球四大EDA公司及全球兩大云平臺(tái)都建立了非常穩(wěn)定的合作伙伴關(guān)系。目前，芯和EDA工具在半導(dǎo)體先進(jìn)工藝節(jié)點(diǎn)和先進(jìn)封裝上不斷得到驗(yàn)證，無(wú)縫嵌入各大主流EDA設(shè)計(jì)平臺(tái)中，并在用戶易用性方面做了深層優(yōu)化，全面降低工程師的使用門檻，提升設(shè)計(jì)質(zhì)量和效率。

而作為國(guó)內(nèi)最大的EDA提供商，郭繼旺說(shuō)華大九天目前在做兩方面的工作：一個(gè)是補(bǔ)短板實(shí)現(xiàn)全流程，另一個(gè)就是努力支持先進(jìn)工藝。針對(duì)后者，不但多款仿真和數(shù)字產(chǎn)品實(shí)現(xiàn)了對(duì)5nm工藝的支持，而且同不少擁有先進(jìn)工藝的晶圓廠保持著緊密合作關(guān)系，生態(tài)系統(tǒng)建設(shè)成績(jī)斐然。