三大代工廠計劃盡快在2nm節點實現背面供電，為更快、更高效的芯片交換、減少路由擁塞和降低多個金屬層之間的噪聲奠定基礎。

使用這種方法的好處是顯著的。通過在背面使用稍粗的、電阻較小的線路來輸送電力，而不是低效的正面方式，由于電壓降較小，功率損失可以減少30%。在典型的高級節點處理器中，電力線可能穿過15層或更多的互連層。這一變化還為信號釋放了前端的路由資源，特別是在第一個也是最昂貴的金屬層，并且減少了由于有時不可預測的、與工作負載相關的物理影響而大大增加設計復雜性的各種類型的交互。

英特爾可能是第一個采用背面供電的公司，因為它正在努力恢復其在工藝技術方面的領先地位，但三星和臺積電將很快跟進。

然而，這不是一個簡單的改變。背面供電(BPD)帶來了一系列的工藝挑戰，包括由于晶圓極度變薄和晶圓背面到正面的粘合而導致的光刻校正，后者每個芯片包含數百萬納米tsv。

盡管如此，背面供電似乎是值得的。“我們學習了很多東西，幫助我們為這一過程鋪平了道路。例如，優化如何精確研磨晶圓，這樣就不會損壞晶體管本身，”英特爾技術開發副總裁本·塞爾(Ben Sell)說。


背面供電技術有何優勢

其一，提供更高效的電源供應。將電源線路放在芯片的背面，可以直接接觸散熱器或散熱片，從而實現更好的散熱效果，提高芯片的工作效率和穩定性。其二，更低的溫度。在傳統的芯片設計中，電源線路一般放在芯片的側面，這樣會產生很大的電流密度，從而導致芯片溫度升高。而背面供電技術可以將電源線路放在芯片的背面，從而減少電流密度，降低芯片溫度。其三，更靈活的芯片布局。由于電源線路放在芯片的背面，可以避免側面線路的限制，從而實現更靈活的芯片布局。這樣可以更好地滿足不同應用場景的需求，提高芯片的適用性和可靠性。

PowerVia技術的穩步推進，也意味著英特爾在Intel 20A工藝節點上取得了階段性的進展。英特爾技術開發副總裁Ben Sell表示：“英特爾正在積極推進‘4年5個制程節點’計劃，并致力于在2030年實現單個封裝中集成一萬億個晶體管，PowerVia對這兩大目標而言都是重要里程碑。測試結果顯示，英特爾已經降低了將背面供電技術用于先進制程節點的風險，有助于將背面供電技術推向市場。”


英特爾技術大招有啥特點？

傳統的芯片供電方式，先是通過EUV或浸沒式光刻機等精密設備，通過多重曝光、刻蝕等技術形成底層的晶體管（即M0），這也是一個芯片中尺寸最小、結構最復雜的一層，然后在此之上不斷通過沉積、刻蝕和CMP等技術一層層搭建出十幾層互連金屬層，最后通過芯片頂部的金屬引腳與外部電路連接，從而形成完整電路，實現芯片的特定功能，這種供電方式也被稱為前端供電。

隨著邏輯技術的不斷進步，所需的互連層數也不斷增加。前端供電的缺點在于電源線與信號線均位于芯片同一側，兩條線都須向下穿過15層以上才能到達晶體管，既要爭奪寶貴的內部空間，同時也會相互產生電磁干擾，形成IR Drop/Droop效應。以臺積電N3為例，由于電源必須穿過15層互連層才能與晶體管連接，其過孔電阻高達560歐，而對比之下采用背面供電后其孔電阻僅為50歐左右，有效降低了功耗：

PowerVia技術作為一種背面供電技術，其將電源線轉移至晶圓背面后與晶體管連接，直接為晶體管供電，這種方式不僅解決了芯片尺寸微縮過程中面臨的互連瓶頸問題，避免了傳統前端供電中負責的連接路徑和功耗損失，有助于抵消IR Drop/Droop效應，還提高了芯片的供電效率和穩定性，更簡潔的制造工藝也能降低制造成本。

按照英特爾的技術路線圖，PowerVia將與RibbonFET一起用于Intel20A和Intel18A節點。之前英特爾基于Intel4工藝，引入PowerVia技術在Meteor Lake平臺驗證了所謂的Blue Sky Creek芯片，并測試了引入PowerVia技術后的芯片性能。Blue Sky Creek芯片使用了兩個E核芯片，每個芯片都具有4個基于Crestmont微架構的高能效內核，用以測試與PowerVia技術相關的良率、背面供電技術的可靠性等性能。

經測試，采用Intel4+PowerVia技術的Blue Sky Creek芯片IR Droop下降了約30%，內核最大頻率提高了6%，其芯片缺陷密度與Intel4幾乎相同，可靠性與晶體管特性目標也符合英特爾量產所需的預期。按照英特爾計劃，Intel20A和Intel18A將于2024年上半年和下半年進入量產。

PowerVia技術的實現與挑戰

PowerVia技術的實現主要分四大步驟：一是晶圓制備，需要用高純度硅材料制備具有良好導電性能的晶圓。二是在其背面制作出電源線，這一過程需要先進制程的支持，確保電源線的精度和穩定性。三是芯片制造，將晶圓翻面后按照我們熟知的光刻、刻蝕和沉積等工藝，制造出具有特定功能的芯片；四是互連后的測試與驗證。

當然目前有好幾種實現背面供電的技術，比如IMEC的Buried Power Rail，在此不再展開。

值得注意的是，在一些晶體管參數上，引入PowerVia的Intel4相比標準Intel4制程，ccp、鰭高度等參數一致，但M0間距由30nm放寬至36nm，這樣便放寬了金屬層的厚度。當然在互連層數上，由于在晶圓背面制造電源線新增加了4個背面層，芯片總層數達到18層，相比Intel4制程的15層有所增加：

目前英特爾推進PowerVia技術還存在一些挑戰，比如在技術層面如何確保電源線在晶圓背面的穩定性和可靠性、如何解決制造過程中的精度和良率問題仍是其面臨的主要技術難題。特別是在測試環節，由于采用PowerVia技術的晶體管層大致位于芯片中間而不是末端，意味著傳統的測試工具無法直接戳穿已完成的芯片晶體管層進行測試。此外，雖然PowerVia技術在理論上能夠降低制造成本，但在實際應用中，由于需要使用新的制造設備和材料，初期投入成本可能會較高。同時目前PowerVia技術尚未形成統一的行業標準，不同廠商之間的產品可能存在兼容性問題，因此PowerVia技術仍面臨標準化和兼容等問題。


三星也有技術披露

根據TheElec和三星在去年超大規模集成（VLSI）研討會上的演講報告，與傳統的前端供電網絡（PDN）相比，新的背面供電網絡（BSPDN）方法成功地將所需的晶圓面積減少了14.8%。成功實施后，兩個ARM電路的面積分別減少了10.6%和19%，同時布線長度減少了9.2%。

在傳統的前端PDN（FSPDN）中，半導體元件必須布置在晶圓的正面，以便提供從電源線到信號線和晶體管的傳輸。這種配置需要在傳輸和信號網絡之間共享空間和資源，越來越抗的路由以在線路后端堆棧上傳輸電子，并且可能導致在傳輸到半導體結構中的接地軌期間的能量損失。

BSPDN 的主要目標是增加單元的功率，這可以改善許多方面的性能。信號長度減少方面得改進得一個很好的例子。縮短信號長度可以實現更好的路由，并且通過電路發出指令時浪費的能量更少。通過縮短信號長度，提高了能源效率。深度復雜的前端信號網絡的問題之一是海豚效應，即當信號在信號層上下移動并產生不必要的復雜性時。BSPDN 解決了這個問題。

BSPDN 另一個有趣的方面是小區略有縮小。單元是印刷到晶圓中的晶體管的標準單元，如果您查看以下數據，PowerVia 的單元高度更小，這意味著更好的設計將使晶體管“縮小”。背面接觸將把這個提升到一個全新的水平。

BSPDN旨在解決這些架構和供電限制。該方法完全解耦供電和信號網絡，并使用晶圓的背面來適應配電。使用晶圓的背面，三星和其他半導體制造商可以通過更短、更寬的線路直接供電，從而提供更小的電阻、更高的供電性能并減少路由擁塞。

雖然從FSPDN到BSPDN的轉變聽起來很有希望，但仍有一些挑戰阻止它成為追求該技術的制造商的標準方法。

三星在研討會上提出了實施新電力傳輸模型的最大挑戰之一，即與 BSPDN 相關的拉伸強度可能會降低。應用時，BSPDN可以減少拉應力作用和硅通孔電極（TSV），導致與金屬層分離。

三星表示，這個問題可以通過降低高度或加寬TSV來解決，但更多在正式宣布解決方案之前，需要進行研究和測試。要成功應用 BSPDN，還需要在信號和電力線連接方面取得更多進步。除了上述之外，還需要在化學機械拋光 (CMP) 技術方面取得進步。當前的 CMP 實施用于從晶圓背面去除 5 至 10 微米的“峰谷”。實施 BSPDN 可能需要一種新的方法來拋光晶圓而不損壞底層功率元件。

三星目前沒有概述基于 BSPDN 的架構的正式實施的時間表，但在背面供電領域，另一家制造巨頭也已經開始了布局。在 2023 年 VLSI 研討會上，英特爾展示了制造和測試其背面供電解決方案 PowerVia 的過程，并取得了良好的性能測試結果。英特爾正在大膽下注，在臺積電之前采用 PowerVia，通過使用 RibbonFET （他們對 GAA 的改進） 來做到這一點。臺積電插入 BSPDN 最晚可能會在 2026 年發生，與此同時英特爾希望2024年推出 PowerVia。